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MH16S72DCFA-6

更新时间： 2024-11-19 22:46:15

品牌	Logo	应用领域
三菱 - MITSUBISHI		存储内存集成电路动态存储器时钟
页数	文件大小	规格书
56页	939K
描述
1,207,959,552-BIT ( 16,777,216-WORD BY 72-BIT ) Synchronous DYNAMIC RAM

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MH16S72DCFA-6 技术参数

生命周期：	Obsolete	零件包装代码：	DIMM
包装说明：	DIMM, DIMM168	针数：	168
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.36	风险等级：	5.84
Is Samacsys：	N	访问模式：	SINGLE BANK PAGE BURST
最长访问时间：	5.4 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N168	内存密度：	1207959552 bit
内存集成电路类型：	SYNCHRONOUS DRAM MODULE	内存宽度：	72
功能数量：	1	端口数量：	1
端子数量：	168	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM168	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	4096
自我刷新：	YES	最大待机电流：	0.066 A
子类别：	DRAMs	最大压摆率：	2.388 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

MH16S72DCFA-6 数据手册

Preliminary Spec.

Some contents are subject to change without notice.

MITSUBISHI LSIs

MH16S72DCFA-6

1,207,959,552-BIT ( 16,777,216-WORD BY 72-BIT ) Synchronous DYNAMIC RAM

DESCRIPTION

The MH16S72DCFA is 16777216 - word x 72-bit Sy nchronous

DRAM module. This consist of eighteen industry standard

16M x 4 Sy nchronous DRAMs in TSOP.

The TSOP on a card edge dual in-line package prov ides any

application where high densities and large of quantities memory

are required.

This is a socket-ty pe memory module ,suitable f or easy

interchange or addition of module.

85pin

1pin

FEATURES

Max.

Frequency

Access Time from CLK

[component level]

94pin

95pin

10pin

11pin

Type name

5.4ns

MH16S72DCFA-6

133MHz

(CL = 4 at Latch mode)

Utilizes industry standard 16M X 4 Synchronous DRAMs in

TSOP package , industry standard Resistered buffer in TSSOP

package,industry standard PLL in TSSOP package

Single 3.3V +/- 0.3V supply

Max.Clock frequency 133MHz

124pin

125pin

40pin

41pin

Fully synchronous operation referenced to clock rising edge

4-bank operation controlled by BA0,BA1(Bank Address)

/CAS latency -2/3(programmable,at buffer mode)

LVTTL Interface

Burst length 1/2/4/8/Full Page(programmable)

Burst type- Sequential and interleave burst (programmable)

Random column access

Burst W rite / Single W rite(programmable)

Auto precharge / All bank precharge controlled by A10

Auto refresh and Self refresh

4096 refresh cycles every 64ms

Discrete IC and module design conform to

PC133 specification.

APPLICATION

84pin

168pin

Main memory or graphic memory in computer systems

MITSUBISHI

ELECTRIC

15/Oct. /1999

MIT-DS-0349-0.1

12 3 4 5 6 7...56

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