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MCM69R818AZP7

更新时间： 2024-11-10 22:26:15

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摩托罗拉 - MOTOROLA		/
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描述
4M Late Write HSTL

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MCM69R818AZP7 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	14 X 22 MM, 1.27 MM PITCH, PLASTIC, BGA-119	Reach Compliance Code：	unknown
ECCN代码：	3A991.B.2.A	HTS代码：	8542.32.00.41
风险等级：	5.92	最长访问时间：	3.5 ns
JESD-30 代码：	R-PBGA-B119	JESD-609代码：	e0
长度：	22 mm	内存密度：	4718592 bit
内存集成电路类型：	LATE-WRITE SRAM	内存宽度：	18
功能数量：	1	端口数量：	1
端子数量：	119	字数：	262144 words
字数代码：	256000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	256KX18	输出特性：	3-STATE
可输出：	YES	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
认证状态：	Not Qualified	座面最大高度：	2.4 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3.15 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	BICMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
宽度：	14 mm	Base Number Matches：	1

MCM69R818AZP7 数据手册

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by MCM69R736A/D

SEMICONDUCTOR TECHNICAL DATA

MCM69R736A

MCM69R818A

Advance Information

4M Late Write HSTL

TheMCM69R736A/818Aisa4megabitsynchronouslatewritefaststaticRAM

designed to provide high performance in secondary cache and ATM switch,

Telecom, and other high speed memory applications. The MCM69R818A

organized as 256K words by 18 bits, and the MCM69R736A organized as 128K

words by 36 bits wide are fabricated in Motorola’s high performance silicon gate

BiCMOS technology.

The differential CK clock inputs control the timing of read/write operations of

the RAM. At the rising edge of the CK clock all addresses, write enables, and

synchronous selects are registered. An internal buffer and special logic enable

the memory to accept write data on the rising edge of the CK clock a cycle after

address and control signals. Read data is driven on the rising edge of the CK

clock also.

ZP PACKAGE

PBGA

CASE 999–01

TheRAMusesHSTLinputsandoutputs. Theadjustableinputtrip–point(V

)

ref

and output voltage (V

) gives the system designer greater flexibility in

DDQ

optimizing system performance.

The synchronous write and byte enables allow writing to individual bytes or the

entire word.

The impedance of the output buffers is programmable allowing the outputs to

match the impedance of the circuit traces which reduces signal reflections.

•

Byte Write Control

Single 3.3 V +10%, – 5% Operation

HSTL – I/O (JEDEC Standard JESD8–6 Class I Compatible)

HSTL – User Selectable Input Trip–Point

HSTL – Compatible Programmable Impedance Output Drivers

Asynchronous Output Enable

Boundary Scan (JTAG) IEEE 1149.1 Compatible

Differential Clock Inputs

Optional x 18 or x 36 organization

MCM69R736A/818A–5 = 5 ns

MCM69R736A/818A–6 = 6 ns

MCM69R736A/818A–7 = 7 ns

MCM69R736A/818A–8 = 8 ns

•

Sleep Mode Operation (ZZ Pin)

119 Bump, 50 mil (1.27 mm) Pitch, 14 mm x 22 mm Plastic Ball Grid Array

(PBGA) Package

This document contains information on a new product. Specifications and information herein are subject to change without notice.

REV 1

8/20/97

Motorola, Inc. 1997

MOTOROLA FAST SRAM

MCM69R736A•MCM69R818A

12 3 4 5 6 7...20

中文翻译

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型号	品牌	获取价格	描述	数据表
MCM69R818AZP7R	MOTOROLA	获取价格	4M Late Write HSTL
MCM69R818AZP8	MOTOROLA	获取价格	4M Late Write HSTL
MCM69R818AZP8R	MOTOROLA	获取价格	4M Late Write HSTL
MCM69R818C	FREESCALE	获取价格	4M Late Write HSTL
MCM69R818CZP4	FREESCALE	获取价格	4M Late Write HSTL
MCM69R818CZP4.4	FREESCALE	获取价格	4M Late Write HSTL
MCM69R818CZP4.4	MOTOROLA	获取价格	256KX18 LATE-WRITE SRAM, PBGA119, 14 X 22 MM, 1.27 MM PITCH, PLASTIC, BGA-119
MCM69R818CZP4.4R	FREESCALE	获取价格	4M Late Write HSTL
MCM69R818CZP4.4R	MOTOROLA	获取价格	256KX18 LATE-WRITE SRAM, PBGA119, 14 X 22 MM, 1.27 MM PITCH, PLASTIC, BGA-119
MCM69R818CZP4R	FREESCALE	获取价格	4M Late Write HSTL

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