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MCM218165BVT70 PDF预览

MCM218165BVT70

更新时间： 2024-02-09 00:06:46
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 动态存储器光电二极管内存集成电路
页数 文件大小 规格书
28页 434K
描述
EDO DRAM, 1MX16, 70ns, CMOS, PDSO44, 0.400 INCH, TSOP2-50/44

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MCM218165BVT70 技术参数

生命周期：Obsolete包装说明：TSOP2,
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.02风险等级：5.84
访问模式：FAST PAGE WITH EDO最长访问时间：70 ns
其他特性：RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESHJESD-30 代码：R-PDSO-G44
长度：20.955 mm内存密度：16777216 bit
内存集成电路类型：EDO DRAM内存宽度：16
功能数量：1端口数量：1
端子数量：44字数：1048576 words
字数代码：1000000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：1MX16输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
认证状态：Not Qualified刷新周期：1024
座面最大高度：1.2 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

MCM218165BVT70 数据手册

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ALL DEVICES: READ, WRITE, READ–MODIFY–WRITE, AND REFRESH CYCLES (continued)  
Symbol MCM218165BV–60 MCM218165BV–70  
Std  
Alt  
Min  
0
Max  
—
Min  
0
Max  
—
Parameter  
Read Command Setup Time  
Unit Notes  
t
t
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
8
11, 17  
17  
WHCEL  
CEHWX  
REHWX  
RCS  
RCH  
RRH  
Read Command Hold Time to LCAS/UCAS  
Read Command Hold Time to RAS  
Output Buffer Turn–Off Time  
t
t
t
t
0
—
0
—
10  
0
—
10  
0
—
t
t
15  
15  
—
18  
18  
—
18  
CEHQZ  
OFF  
Output Buffer Turn–Off Time from G  
Write Command Setup Time  
t
t
0
0
18  
GHQZ  
GZ  
t
t
0
0
8, 19  
WLCEL  
WCS  
Write Command Hold Time  
t
t
10  
10  
15  
15  
0
—
10  
10  
18  
18  
0
—
CELWH  
WCH  
Write Command Pulse Width  
t
t
—
—
WLWH  
WP  
Write Command to RAS Lead Time  
Write Command to LCAS/UCAS Lead Time  
Data In Setup Time  
t
t
—
—
WLREH  
WLCEH  
RWL  
CWL  
t
t
—
—
20  
21  
21  
t
t
—
—
DVCEL  
DS  
Data In Hold Time  
t
t
10  
10  
133  
77  
32  
47  
15  
10  
10  
5
—
15  
10  
157  
89  
37  
54  
18  
10  
10  
5
—
CELDX  
DH  
W to Data In Delay  
t
t
—
—
WLDV  
WD  
Read–Modify–Write Cycle Time  
RAS to W Delay Time  
t
t
t
—
—
RELREL  
RWC  
RWD  
CWD  
t
—
—
19  
19  
19  
RELWL  
CELWL  
LCAS/UCAS to W Delay Time  
Column Address to W Delay Time  
G Hold Time from W  
t
t
—
—
t
t
—
—
AVWL  
WLGL  
AWD  
t
t
—
—
GH  
LCAS/UCAS Setup Time (CAS Before RAS Refresh)  
LCAS/UCAS Hold Time (CAS Before RAS Refresh)  
RAS Precharge to LCAS/UCAS Hold Time  
LCAS/UCAS Precharge Time (Normal Mode)  
EDO Page Mode Cycle Time  
t
t
—
—
CELCEL  
RELCEH  
REHCEL  
CEHCEL  
CSR  
CHR  
t
t
t
t
—
—
11  
8
t
—
—
RPC  
CPN  
t
10  
25  
10  
60  
—
10  
30  
10  
70  
—
22  
t
t
—
—
RELREL  
CEHCEL  
RELREH  
PC  
CP  
EDO Page Mode LCAS/UCAS Precharge Time  
EDO Page Mode RAS Pulse Width  
NOTES:  
t
t
t
—
—
22  
23  
t
100 k  
100 k  
RASP  
(continued)  
17. Either t  
or t  
must be satisfied for a read cycle.  
(max) define the time at which the output achieves the open circuit condition and is not referenced to output voltage  
RCH  
RRH  
(max) and/or t  
18. t  
OFF  
GZ  
is determined by the later rising edge of RAS or CAS.  
, t , and t are not restrictive operating parameters. They are included in the data sheet as electrical char-  
acteristics only; if t  
levels. t  
OFF  
19. t  
, t  
WCS RWD CWD  
AWD  
(min), the cycle is an early write cycle and the data out pin will remain open circuit (high impedance)  
≥ t  
WCS  
WCS  
CWD  
throughout the entire cycle. If t  
≥ t  
(min), t  
≥ t  
(min), t  
≥ t  
(min), and t  
≥ t  
(min), the cycle is a  
CPW  
CWD  
RWD  
RWD  
AWD  
AWD  
CPW  
read–modify–write cycle and the data out will contain data read from the selected cell. If neither of these sets of conditions is satisfied, the  
condition of the data out (at access time) is indeterminate.  
20. t  
shall be satisfied by both LCAS and UCAS.  
CWL  
21. Theseparameters are referenced to LCAS or UCAS separately in an early write cycle and to W edge in a delayed write or read–modify–write  
cycle.  
22. t  
23. t  
and t  
are determined by the time that both LCAS and UCAS are high.  
defines RAS pulse width in EDO page mode cycles.  
CPN  
CP  
RASP  
MCM218165BV  
7
MOTOROLA DRAM  
1...45678910...28

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与MCM218165BVT70相关器件

型号 品牌 描述 获取价格 数据表
MCM218165BVT70R MOTOROLA EDO DRAM, 1MX16, 70ns, CMOS, PDSO44, 0.400 INCH, TSOP2-50/44

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MCM21L14BVBE45 MOTOROLA IC,SRAM,1KX4,MOS,DIP,18PIN,CERAMIC

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MCM21L14BVBS45 MOTOROLA Standard SRAM, 1KX4, 450ns, MOS, CDIP18

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