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MC74VHCT125ADT

更新时间： 2024-11-06 11:07:35
品牌 Logo 应用领域
安森美 - ONSEMI 总线驱动器总线收发器逻辑集成电路光电二极管
页数 文件大小 规格书
8页 180K
描述
Quad Bus Buffer

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MC74VHCT125ADT 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP, TSSOP14,.25
针数：14Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.19
控制类型：ENABLE LOW系列：AHCT/VHCT
JESD-30 代码：R-PDSO-G14JESD-609代码：e4
长度：5 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUS DRIVER最大I（ol）：0.008 A
湿度敏感等级：1位数：1
功能数量：4端口数量：2
端子数量：14最高工作温度：125 °C
最低工作温度：-55 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP14,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
包装方法：RAIL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V最大电源电流（ICC）：1.65 mA
Prop。Delay @ Nom-Sup：10.5 ns传播延迟（tpd）：10.5 ns
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：Bus Driver/Transceivers最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4.4 mmBase Number Matches：1

MC74VHCT125ADT 数据手册

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with 3–State Control Inputs  
The MC74VHCT125A is a high speed CMOS quad bus buffer  
fabricated with silicon gate CMOS technology. It achieves high speed  
operation similar to equivalent Bipolar Schottky TTL while  
maintaining CMOS low power dissipation.  
http://onsemi.com  
The MC74VHCT125A requires the 3–state control input (OE) to be  
set High to place the output into the high impedance state.  
The VHCT inputs are compatible with TTL levels. This device can  
be used as a level converter for interfacing 3.3V to 5.0V, because it has  
full 5V CMOS level output swings.  
14–LEAD SOIC  
D SUFFIX  
CASE 751A  
14–LEAD TSSOP  
DT SUFFIX  
The VHCT125A input structures provide protection when voltages  
between 0V and 5.5V are applied, regardless of the supply voltage.  
CASE 948G  
The output structures also provide protection when V  
= 0V. These  
CC  
input and output structures help prevent device destruction caused by  
supply voltage – input/output voltage mismatch, battery backup, hot  
insertion, etc.  
The internal circuit is composed of three stages, including a buffer  
output which provides high noise immunity and stable output. The  
inputs tolerate voltages up to 7V, allowing the interface of 5V systems  
to 3V systems.  
14–LEAD SOIC EIAJ  
M SUFFIX  
CASE 965  
PIN CONNECTION AND  
• High Speed: t  
= 3.8ns (Typ) at V  
= 5V  
MARKING DIAGRAM (Top View)  
PD  
• Low Power Dissipation: I  
CC  
= 4µA (Max) at T = 25°C  
CC  
A
OE1  
A1  
1
2
14  
13 OE4  
12  
V
CC  
• TTL–Compatible Inputs: V = 0.8V; V = 2.0V  
• Power Down Protection Provided on Inputs  
• Balanced Propagation Delays  
IL IH  
Y1  
3
4
A4  
OE2  
11 Y4  
• Designed for 2V to 5.5V Operating Range  
• Low Noise: V  
= 0.8V (Max)  
A2  
Y2  
5
6
7
10 OE3  
OLP  
• Pin and Function Compatible with Other Standard Logic Families  
• Latchup Performance Exceeds 300mA  
9
8
A3  
Y3  
GND  
• ESD Performance: HBM > 2000V; Machine Model > 200V  
• Chip Complexity: 72 FETs or 18 Equivalent Gates  
For detailed package marking information, see the Marking  
Diagram section on page 4 of this data sheet.  
LOGIC DIAGRAM  
Active–Low Output Enables  
ORDERING INFORMATION  
2
1
3
6
Device  
Package  
SOIC  
Shipping  
A1  
Y1  
MC74VHCT125AD  
MC74VHCT125ADT  
MC74VHCT125AM  
55 Units/Rail  
96 Units/Rail  
50 Units/Rail  
OE1  
TSSOP  
5
4
A2  
Y2  
Y3  
SOIC EIAJ  
FUNCTION TABLE  
OE2  
VHCT125A  
9
8
A3  
Inputs Output  
10  
A
OE  
Y
OE3  
H
L
X
L
L
H
H
L
Z
12  
13  
11  
A4  
Y4  
OE4  
Semiconductor Components Industries, LLC, 2000  
1
Publication Order Number:  
April, 2000 – Rev. 1  
MC74VHCT125A/D  
12345678

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