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MC74VHC74MR2

更新时间： 2024-11-21 14:53:15
品牌 Logo 应用领域
安森美 - ONSEMI 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
8页 141K
描述
AHC/VHC SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, EIAJ, SOIC-14

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MC74VHC74MR2 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP,
针数：14Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.1
系列：AHC/VHCJESD-30 代码：R-PDSO-G14
JESD-609代码：e0长度：10.2 mm
逻辑集成电路类型：D FLIP-FLOP位数：1
功能数量：2端子数量：14
最高工作温度：85 °C最低工作温度：-40 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：225
传播延迟（tpd）：17.5 ns认证状态：Not Qualified
座面最大高度：2.05 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：5.275 mm
最小 fmax：110 MHzBase Number Matches：1

MC74VHC74MR2 数据手册

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MC74VHC74  
Dual D-Type Flip-Flop  
with Set and Reset  
The MC74VHC74 is an advanced high speed CMOS D−type  
flip−flop fabricated with silicon gate CMOS technology. It achieves  
high speed operation similar to equivalent Bipolar Schottky TTL  
while maintaining CMOS low power dissipation.  
The signal level applied to the D input is transferred to Q output  
during the positive going transition of the Clock pulse.  
Reset (RD) and Set (SD) are independent of the Clock (CP) and are  
accomplished by setting the appropriate input Low.  
The internal circuit is composed of three stages, including a buffer  
output which provides high noise immunity and stable output. The  
inputs tolerate voltages up to 7.0 V, allowing the interface of 5.0 V  
systems to 3.0 V systems.  
http://onsemi.com  
MARKING  
DIAGRAMS  
14  
1
SOIC−14  
D SUFFIX  
CASE 751A  
VHC74G  
AWLYWW  
14  
1
14  
Features  
VHC  
74  
• High Speed: f  
= 170MHz (Typ) at V = 5V  
CC  
TSSOP−14  
DT SUFFIX  
CASE 948G  
max  
• Low Power Dissipation: I = 2mA (Max) at T = 25°C  
ALYWG  
CC  
A
1
G
• High Noise Immunity: V  
= V = 28% V  
NIL CC  
NIH  
1
• Power Down Protection Provided on Inputs  
• Balanced Propagation Delays  
14  
• Designed for 2.0 V to 5.5 V Operating Range  
SOEIAJ−14  
M SUFFIX  
CASE 965  
VHC74  
ALYWG  
• Low Noise: V  
= 0.8 V (Max)  
OLP  
• Pin and Function Compatible with Other Standard Logic Families  
• Latchup Performance Exceeds 300 mA  
1
1
• ESD Performance:  
Human Body Model > 2000 V;  
Machine Model > 200 V  
A
= Assembly Location  
WL, L = Wafer Lot  
Y, YY = Year  
WW, W = Work Week  
G or G = Pb−Free Package  
• Chip Complexity: 128 FETs or 32 Equivalent Gates  
• These Devices are Pb−Free and are RoHS Compliant  
(Note: Microdot may be in either location)  
FUNCTION TABLE  
Inputs  
Outputs  
13  
12  
11  
10  
1
2
3
4
RD1  
D1  
RD2  
D2  
SD  
RD  
CP  
D
Q
Q
9
8
5
6
L
H
L
H
H
H
H
H
H
L
L
H
H
H
H
H
X
X
X
X
X
X
H
L
X
X
X
H
L
H*  
H
L
L
H
H*  
L
Q2  
Q2  
Q1  
Q1  
CP1  
SD1  
CP2  
SD2  
H
L
H
No Change  
No Change  
No Change  
Figure 1. LOGIC DIAGRAM  
*Both outputs will remain high as long as Set and Re-  
set are low, but the output states are unpredictable  
if Set and Reset go high simultaneously.  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 4 of this data sheet.  
© Semiconductor Components Industries, LLC, 2011  
1
Publication Order Number:  
May, 2011 − Rev. 8  
MC74VHC74/D  
12345678

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