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Datasheet > 逻辑 > 触发器/锁存器> MC74HCT74ADR2
MC74HCT74ADR2 PDF预览

MC74HCT74ADR2

更新时间： 2024-11-22 23:01:35
品牌 Logo 应用领域
安森美 - ONSEMI 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
8页 158K
描述
Dual D Flip-Flop with Set and Reset with LSTTL Compatible Inputs

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MC74HCT74ADR2 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP, SOP14,.25
针数：14Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：7.07
Is Samacsys：N系列：HCT
JESD-30 代码：R-PDSO-G14JESD-609代码：e0
长度：8.65 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：20000000 Hz
最大I（ol）：0.004 A位数：1
功能数量：2端子数量：14
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP14,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：240
电源：5 V传播延迟（tpd）：36 ns
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：POSITIVE EDGE宽度：3.9 mm
最小 fmax：20 MHzBase Number Matches：1

MC74HCT74ADR2 数据手册

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High–Performance Silicon–Gate CMOS  
http://onsemi.com  
The MC74HCT74A is identical in pinout to the LS74. This device  
may be used as a level converter for interfacing TTL or NMOS outputs  
to High Speed CMOS inputs.  
This device consists of two D flip–flops with individual Set, Reset,  
and Clock inputs. Information at a D–input is transferred to the  
corresponding Q output on the next positive going edge of the clock  
input. Both Q and Q outputs are available from each flip–flop. The Set  
and Reset inputs are asynchronous.  
MARKING  
DIAGRAMS  
14  
PDIP–14  
N SUFFIX  
CASE 646  
MC74HCT74AN  
AWLYYWW  
1
14  
• Output Drive Capability: 10 LSTTL Loads  
• TTL NMOS Compatible Input Levels  
• Outputs Directly Interface to CMOS, NMOS, and TTL  
• Operating Voltage Range: 4.5 to 5.5 V  
• Low Input Current: 1.0 µA  
SOIC–14  
D SUFFIX  
CASE 751A  
HCT74A  
AWLYWW  
1
A
= Assembly Location  
WL or L = Wafer Lot  
YY or Y = Year  
• In Compliance with the Requirements Defined by JEDEC Standard  
No. 7A  
WW or W = Work Week  
PIN ASSIGNMENT  
• Chip Complexity: 136 FETs or 34 Equivalent Gates  
RESET 1  
DATA 1  
1
2
14  
13 RESET 2  
12  
V
CC  
LOGIC DIAGRAM  
3
4
CLOCK 1  
SET 1  
DATA 2  
1
RESET 1  
11 CLOCK 2  
10 SET 2  
5
6
2
3
Q1  
Q1  
5
6
7
DATA 1  
Q1  
Q1  
9
8
Q2  
Q2  
CLOCK 1  
GND  
4
SET 1  
FUNCTION TABLE  
PIN 14 = V  
PIN 7 = GND  
CC  
13  
Inputs  
Outputs  
RESET 2  
Set Reset Clock Data  
Q
Q
9
8
12  
11  
L
H
L
H
H
H
H
H
H
L
L
H
H
H
H
H
X
X
X
X
X
X
H
L
X
X
X
H
L
H*  
H
L
L
H
H*  
L
DATA 2  
Q2  
Q2  
CLOCK 2  
10  
H
SET 2  
L
H
No Change  
No Change  
No Change  
Design Criteria  
Internal Gate Count*  
Value  
34  
Units  
ea.  
ns  
*Both outputs will remain high as long as Set and  
Reset are low, but the output states are unpredict-  
able if Set and Reset go high simultaneously.  
Internal Gate Propagation Delay  
Internal Gate Power Dissipation  
1.5  
5.0  
µW  
pJ  
ORDERING INFORMATION  
Speed Power Product  
.0075  
Device  
Package  
PDIP–14  
SOIC–14  
SOIC–14  
Shipping  
2000 / Box  
55 / Rail  
*Equivalent to a two–input NAND gate.  
MC74HCT74AN  
MC74HCT74AD  
MC74HCT74ADR2  
2500 / Reel  
Semiconductor Components Industries, LLC, 2000  
1
Publication Order Number:  
March, 2000 – Rev. 8  
MC74HCT74A/D  
12345678

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与MC74HCT74ADR2相关器件

型号 品牌 获取价格 描述 数据表
MC74HCT74ADR2G ONSEMI

获取价格

 		Dual D Flip−Flop with Set and Reset with LSTTL Compatible Inputs
MC74HCT74AN MOTOROLA

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 		Quad 2-Input NAND Gate with LSTTL-Compatible Inputs
MC74HCT74AN ONSEMI

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 		Dual D Flip-Flop with Set and Reset with LSTTL Compatible Inputs
MC74HCT74AND MOTOROLA

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 		D Flip-Flop, 2-Func, Positive Edge Triggered, CMOS, PDIP14
MC74HCT74ANDS MOTOROLA

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 		D Flip-Flop, 2-Func, Positive Edge Triggered, CMOS, PDIP14
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 		Dual D Flip−Flop with Set and Reset with LSTTL Compatible Inputs
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