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MC100LVEP210MNG

更新时间： 2024-11-22 01:12:55
品牌 Logo 应用领域
安森美 - ONSEMI 驱动逻辑集成电路
页数 文件大小 规格书
9页 109K
描述
2.5V / 3.3V 1:5 Dual Differential ECL/PECL/HSTL Clock Driver

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MC100LVEP210MNG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFN
包装说明：VQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：1 week风险等级：7.79
其他特性：NECL MODE: VCC = 0V WITH VEE = -2.375V TO -3.8V系列：100LVE
输入调节：DIFFERENTIALJESD-30 代码：S-PQCC-N32
JESD-609代码：e3长度：5 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER湿度敏感等级：1
功能数量：2反相输出次数：
端子数量：32实输出次数：5
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：VQCCN
封装等效代码：LCC32,.2SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：+-2.375/+-3.8 VProp。Delay @ Nom-Sup：0.75 ns
传播延迟（tpd）：0.43 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.025 ns座面最大高度：1 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.8 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子面层：Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：5 mm

MC100LVEP210MNG 数据手册

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MC100LVEP210  
2.5V / 3.3Vꢀ1:5 Dual  
Differential ECL/PECL/HSTL  
Clock Driver  
Description  
http://onsemi.com  
MARKING  
The MC100LVEP210 is a low skew 1−to−5 dual differential driver,  
designed with clock distribution in mind. The ECL/PECL input  
signals can be either differential or single−ended if the V output is  
BB  
DIAGRAMS*  
used. The signal is fanned out to 5 identical differential outputs. HSTL  
inputs can be used when the EP210 is operating in PECL mode.  
The LVEP210 specifically guarantees low output−to−output skew.  
Optimal design, layout, and processing minimize skew within a device  
and from device to device.  
To ensure the tight skew specification is realized, both sides of the  
differential output need to be terminated identically into 50 W even if  
only one output is being used. If an output pair is unused, both outputs  
may be left open (unterminated) without affecting skew.  
MC100  
LVEP21  
AWLYYWWG  
32−LEAD LQFP  
FA SUFFIX  
CASE 873A  
The MC100LVEP210, as with most other ECL devices, can be  
1
operated from a positive V supply in PECL mode. This allows the  
CC  
MC100  
LVEP210  
AWLYYWWG  
G
LVEP210 to be used for high performance clock distribution in +3.3 V  
or +2.5 V systems. Single−ended CLK input operation is limited to a  
32  
1
V
≥ 3.0 V in PECL mode, or V ≤ −3.0 V in ECL mode.  
QFN32  
MN SUFFIX  
CASE 488AM  
CC  
EE  
Designers can take advantage of the LVEP210’s performance to  
distribute low skew clocks across the backplane or the board. In a  
PECL environment, series or Thevenin line terminations are typically  
used as they require no additional power supplies. For more  
information on using PECL, designers should refer to Application  
Note AN1406/D.  
A
= Assembly Location  
= Wafer Lot  
WL  
YY  
WW  
= Year  
= Work Week  
G or G = Pb−Free Package  
Features  
(Note: Microdot may be in either location)  
• 85 ps Typical Device−to−Device Skew  
• 20 ps Typical Output−to−Output Skew  
*For additional marking information, refer to  
Application Note AND8002/D.  
• V Output  
BB  
• Jitter Less than 1 ps RMS  
• 350 ps Typical Propagation Delay  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 7 of this data sheet.  
• Maximum Frequency u 3 GHz Typical  
• The 100 Series Contains Temperature Compensation  
• PECL and HSTL Mode Operating Range: V = 2.375 V to 3.8 V  
CC  
with V = 0 V  
EE  
• NECL Mode Operating Range: V = 0 V  
CC  
with V = −2.375 V to −3.8 V  
EE  
• Open Input Default State  
• LVDS Input Compatible  
• Fully Compatible with MC100EP210  
• These are Pb−Free Devices  
© Semiconductor Components Industries, LLC, 2014  
1
Publication Order Number:  
May, 2014 − Rev. 15  
MC100LVEP210/D  
1234567...9

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型号 品牌 获取价格 描述 数据表
MC100LVEP210MNR2G ONSEMI

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 		2.5V / 3.3V 1:5 Dual Differential ECL/PECL/HSTL Clock Driver
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