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MC100LVEP34DR2G

更新时间： 2024-02-17 22:57:08
品牌 Logo 应用领域
安森美 - ONSEMI 时钟驱动器时钟发生器逻辑集成电路光电二极管
页数 文件大小 规格书
12页 150K
描述
2.5V / 3.3V ECL ±2, ±4, ±8 Clock Generation Chip

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MC100LVEP34DR2G 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP16,.25针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：1 week风险等级：5.52
Is Samacsys：N其他特性：NECL MODE: VCC = 0V WITH VEE = -2.375V TO -3.8V
系列：100LVE输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：9.9 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：16
实输出次数：3最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP16,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260电源：+-2.375/+-3.8 V
Prop。Delay @ Nom-Sup：0.85 ns传播延迟（tpd）：0.8 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.035 ns
座面最大高度：1.75 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.8 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：3.9 mm
最小 fmax：2800 MHzBase Number Matches：1

MC100LVEP34DR2G 数据手册

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MC100LVEP34  
2.5V / 3.3VꢀECL ÷2, ÷4, ÷8  
Clock Generation Chip  
The MC100LVEP34 is a low skew ÷2, ÷4, ÷8 clock generation chip  
designed explicitly for low skew clock generation applications. The  
internal dividers are synchronous to each other, therefore, the common  
output edges are all precisely aligned. The V pin, an internally  
http://onsemi.com  
BB  
generated voltage supply, is available to this device only. For  
single−ended input conditions, the unused differential input is  
MARKING  
DIAGRAMS*  
connected to V as a switching reference voltage. V may also  
BB  
BB  
rebias AC coupled inputs. When used, decouple V and V via a  
BB  
CC  
0.01 mF capacitor and limit current sourcing or sinking to 0.5 mA.  
When not used, V should be left open.  
BB  
16  
1
The common enable (EN) is synchronous so that the internal  
dividers will only be enabled/disabled when the internal clock is  
already in the LOW state. This avoids any chance of generating a runt  
clock pulse on the internal clock when the device is enabled/disabled  
as can happen with an asynchronous control. An internal runt pulse  
could lead to losing synchronization between the internal divider  
stages. The internal enable flip−flop is clocked on the falling edge of  
the input clock; therefore, all associated specification limits are  
referenced to the negative edge of the clock input.  
16  
100LVEP34G  
AWLYWW  
1
SO−16  
D SUFFIX  
CASE 751B  
16  
100  
VP34  
ALYWG  
G
16  
Upon start−up, the internal flip−flops will attain a random state; the  
master reset (MR) input allows for the synchronization of the internal  
dividers, as well as multiple LVEP34s in a system. Single−ended CLK  
1
TSSOP−16  
DT SUFFIX  
CASE 948F  
1
input operation is limited to a V ≥ 3.0 V in PECL mode, or V  
≤
CC  
EE  
−3.0 V in NECL mode.  
A
= Assembly Location  
= Year  
Features  
L, WL = Wafer Lot  
Y
W, WW = Work Week  
• 35 ps Output−to−Output Skew  
G or G = Pb−Free Package  
• Synchronous Enable/Disable  
(Note: Microdot may be in either location)  
• Master Reset for Synchronization  
• The 100 Series Contains Temperature Compensation.  
*For additional marking information, refer to  
Application Note AND8002/D.  
• PECL Mode Operating Range: V = 2.375 V to 3.8 V  
CC  
with V = 0 V  
EE  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 8 of this data sheet.  
• NECL Mode Operating Range: V = 0 V  
CC  
with V = −2.375 V to −3.8 V  
EE  
• Open Input Default State  
• LVDS Input Compatible  
• Pb−Free Packages are Available  
©
Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
November, 2006 − Rev. 9  
MC100LVEP34/D  
1234567...12

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MC100LVEP34DR2G 替代型号

型号 品牌 替代类型 描述 数据表
MC100LVEP34DG ONSEMI

完全替代

 2.5V / 3.3V ECL ±2, ±4, ±8 Clock Generation C

与MC100LVEP34DR2G相关器件

型号 品牌 获取价格 描述 数据表
MC100LVEP34DT ONSEMI

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 		2.5V / 3.3V ECL /2, /4, /8 Clock Generation Chip
MC100LVEP34DTG ONSEMI

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