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M54HC390F1R

更新时间： 2024-09-15 22:57:51

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意法半导体 - STMICROELECTRONICS		计数器
页数	文件大小	规格书
13页	268K
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DUAL DECADE COUNTER

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M54HC390F1R 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	DIP
包装说明：	DIP, DIP16,.3	针数：	16
Reach Compliance Code：	not_compliant	HTS代码：	8542.39.00.01
风险等级：	5.19	其他特性：	DIVIDE BY 2 AND DIVIDE BY 5 FUNCTIONS
计数方向：	UP	系列：	HC/UH
JESD-30 代码：	R-GDIP-T16	JESD-609代码：	e0
负载电容（CL）：	50 pF	负载/预设输入：	NO
逻辑集成电路类型：	DECADE COUNTER	最大频率@ Nom-Sup：	28000000 Hz
最大I（ol）：	0.004 A	工作模式：	ASYNCHRONOUS
位数：	3	功能数量：	4
端子数量：	16	最高工作温度：	125 °C
最低工作温度：	-55 °C	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	DIP	封装等效代码：	DIP16,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	2/6 V
传播延迟（tpd）：	84 ns	认证状态：	Not Qualified
座面最大高度：	5.08 mm	子类别：	Counters
最大供电电压 (Vsup)：	6 V	最小供电电压 (Vsup)：	2 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	触发器类型：	NEGATIVE EDGE
宽度：	7.62 mm	最小 fmax：	28 MHz
Base Number Matches：	1

M54HC390F1R 数据手册

M54HC390

M74HC390

DUAL DECADE COUNTER

HIGH SPEED

f_MAX= 84 MHz (TYP.) AT V_CC= 5 V

LOW POWER DISSIPATION

I_CC= 4 µA (MAX.) AT T_A= 25 °C

HIGH NOISE IMMUNITY

V_NIH= V_NIL= 28 % V_CC(MIN.)

OUTPUT DRIVE CAPABILITY

10 LSTTL LOADS

SYMMETRICAL OUTPUT IMPEDANCE

|I_OH| = I_OL= 4 mA (MIN.)

BALANCED PROPAGATION DELAYS

t_PLH= t_PHL

WIDE OPERATING VOLTAGE RANGE

B1R

(Plastic Package)

F1R

(Ceramic Package)

M1R

(Micro Package)

C1R

(Chip Carrier)

V_CC(OPR) = 2 V TO 6 V

PIN AND FUNCTION COMPATIBLE WITH

54/74LS390

ORDER CODES :

M54HC390F1R

M74HC390B1R

M74HC390M1R

M74HC390C1R

PIN CONNECTIONS (top view)

DESCRIPTION

The M54/74HC390 is a high speed CMOS DUAL

DECADE COUNTER fabricated in silicon gate

C²MOS technology. It has the same highspeed per-

formance of LSTTL combined with true CMOS low

power consumption.

This dual decade counter contains two independent

ripple carry counters. Each counter is composed of

a divide-by-two and divide-by-five counter. The

divide-by-two and divide-by-five counters can be

cascaded to form dual decade, dual biquinary, or

various combinations up to a single divide-by-100

counter.

Each 4-bit counter is incremented on the high to low

transition (negative edge) of the clock input, and

each has an independent clear input. When clear is

set low all four bits of each counter are set to low.

This enables count truncation and allows the im-

plementation of divide-by-N counter configurations.

NC =

No Inter-

nal Con-

All inputs are equipped with protection circuits

against static discharge and transient excess volt-

age.

February 1993

1/13

12 3 4 5 6 7...13

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