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M5-192/104-10YC PDF预览

M5-192/104-10YC

更新时间： 2024-01-13 10:33:45
品牌 Logo 应用领域
莱迪思 - LATTICE 可编程逻辑器件输入元件时钟
页数 文件大小 规格书
47页 1092K
描述
Fifth Generation MACH Architecture

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M5-192/104-10YC 技术参数

是否Rohs认证： 不符合生命周期：Transferred
Reach Compliance Code：unknown风险等级：5.72
Is Samacsys：N其他特性：YES
最大时钟频率：83 MHz系统内可编程：YES
JESD-30 代码：S-PQFP-G144JESD-609代码：e0
JTAG BST：YES专用输入次数：
I/O 线路数量：104宏单元数：192
端子数量：144最高工作温度：85 °C
最低工作温度：-40 °C组织：0 DEDICATED INPUTS, 104 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装等效代码：QFP144,1.2SQ
封装形状：SQUARE封装形式：FLATPACK
电源：5 V可编程逻辑类型：EE PLD
传播延迟：16 ns认证状态：Not Qualified
子类别：Programmable Logic Devices最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.635 mm
端子位置：QUADBase Number Matches：1

M5-192/104-10YC 数据手册

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Clock Line 1 Options  
  Global clock (0, 1, 2, or 3) with positive edge clock enable  
  Global clock (0, 1, 2, or 3) with negative edge clock enable  
  Global clock (0, 1, 2, or 3) with positive and negative edge clock enable (biphase)  
Clock Line 2 Options  
  Global clock (0, 1, 2, or 3) with clock enable  
Clock Line 3 Options  
  Complement of clock line 2 (same clock enable)  
  Product-term clock (if clock line 2 does not use clock enable  
PT (0:3)  
PINCLK (0:3)  
MUX 4TO1  
0
1
2
3
IN (0)  
IN (1)  
IN (2)  
IN (3)  
U1  
MUX 2TO1  
MUX 2TO1  
/CLK  
CLKIN  
Clock Enable  
N (0)  
OUT  
OUT  
CLK0  
PT0  
N (1)  
F0  
F0  
F0  
F1  
PT (0:2)  
SET0/RST0  
SET1/RST1  
PT0  
PT1  
MUX 4TO1  
0
1
2
3
/CLK  
CLK  
IN (0)  
IN (1)  
IN (2)  
MUX 2TO1  
CLK1  
OUT  
OUT  
PT1  
OUT  
IN (3)  
U2  
PT1  
PT2  
CLKEN1  
BIPHASE  
CLKEN2  
/PT1(ST)  
F0  
F1  
F0  
MUX 2TO1  
PT2  
MUX 4TO1  
PT2  
SET2/RST2/LE  
0
1
2
3
OUT  
IN (0)  
IN (1)  
IN (2)  
CLK2  
/PT2  
OUT  
CLKIN  
Clock Enable  
F0  
IN (3)  
U3  
Block  
Sets/Reset  
0–2, LE  
F0  
F1  
MUX  
2TO1  
PT3  
MUX 2TO1  
/CLK2  
CLK3  
PTCLK  
F0  
Block  
Clocks  
0–3  
20446G-004  
20446G-005  
Figure 4. Clock Generator  
Figure 5. Set/Reset Generator  
The set/reset generation portion of the control generator (Figure 5) creates three set/reset lines for  
the PAL block. Each macrocell can choose one of these three lines or choose no set/reset at all.  
All three lines can be configured for product term set/reset and two of the three lines can be  
configured as sum term set/reset and one of the lines can be configured as product-term or sum-  
term latch enable. While the set/reset signals are generated in the control generator, whether that  
signal sets or resets a flip-flop is determined within the individual macrocell. The same signal can  
set one flip-flop and reset another. PT2 or /PT2 can also be used as a latch enable for macrocells  
configured as latches.  
MACH 5 Family  
7
1...45678910...47

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