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M390S6450CT1-C7A

更新时间： 2024-02-26 08:25:31

品牌	Logo	应用领域
三星 - SAMSUNG		光电二极管动态存储器
页数	文件大小	规格书
12页	222K
描述
64Mx72 SDRAM DIMM with PLL & Register based on 64Mx4, 4Banks, 8K Ref., 3.3V Synchronous DRAMs with SPD

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M390S6450CT1-C7A 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM168
针数：	168	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.92	Is Samacsys：	N
访问模式：	SINGLE BANK PAGE BURST	最长访问时间：	5.4 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	133 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-XDMA-N168
内存密度：	4831838208 bit	内存集成电路类型：	SYNCHRONOUS DRAM MODULE
内存宽度：	72	湿度敏感等级：	1
功能数量：	1	端口数量：	1
端子数量：	168	字数：	67108864 words
字数代码：	64000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	64MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM168	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	225
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
最大待机电流：	0.038 A	子类别：	DRAMs
最大压摆率：	2.75 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	NO LEAD
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

M390S6450CT1-C7A 数据手册

M390S6450CT1

PC133 Registered DIMM

AC OPERATING TEST CONDITIONS (VDD = 3.3V ± 0.3V, TA = 0 to 70°C)

Parameter

AC input levels (Vih/Vil)

Value

2.4/0.4

1.4

Unit

Input timing measurement reference level

Input rise and fall time

tr/tf = 1/1

1.4

Output timing measurement reference level

Output load condition

See Fig. 2

3.3V

Vtt = 1.4V

1200W

50W

VOH (DC) = 2.4V, IOH = -2mA

VOL (DC) = 0.4V, IOL = 2mA

Output

Z0 = 50W

50pF

870W

(Fig. 1) DC output load circuit

(Fig. 2) AC output load circuit

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

Version

Parameter

Symbol

-7C

Unit

Note

-7A

Row active to row active delay

RAS to CAS delay

tRRD(min)

tRCD(min)

tRP(min)

CLK

Row precharge time

Row active time

tRAS(min)

tRAS(max)

tRC(min)

100

Row cycle time

2,5

Last data in to row precharge

Last data in to Active delay

tRDL(min)

tDAL(min)

2 CLK + tRP

Last data in to new col. address delay

Last data in to burst stop

tCDL(min)

tBDL(min)

tCCD(min)

CLK

Col. address to col. address delay

Number of valid output data

CAS latency=3

CAS latency=2

Notes :

1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time

and then rounding off to the next higher integer.

2. Minimum delay is required to complete write.

3. All parts allow every cycle column address change.

4. In case of row precharge interrupt, auto precharge and read burst stop.

5. In 100MHz and below 100MHz operating conditions, tRDL=1CLK and tDAL=1CLK + 20ns is also supported.

SAMSUNG recommends tRDL=2CLK and tDAL=2CLK + tRP.

Rev. 0.2 Sept. 2001

1...4 5 678 9 10...12

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与M390S6450CT1-C7A相关器件

型号	品牌	描述	获取价格	数据表
M390S6450CT1-C7C	SAMSUNG	64Mx72 SDRAM DIMM with PLL & Register based on 64Mx4, 4Banks, 8K Ref., 3.3V Synchronous DR	获取价格
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M390S6450HUU	SAMSUNG	SDRAM Product Guide	获取价格
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