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M381L5623MTM-LB3

更新时间： 2024-01-22 09:40:10

品牌	Logo	应用领域
三星 - SAMSUNG		时钟动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
17页	250K
描述
DDR DRAM Module, 128MX72, 0.7ns, CMOS, DIMM-184

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技术参数
数据手册

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M381L5623MTM-LB3 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM184
针数：	184	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.92	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	0.7 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	166 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N184	内存密度：	9663676416 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	72
功能数量：	1	端口数量：	1
端子数量：	184	字数：	134217728 words
字数代码：	128000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	128MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM184	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	电源：	2.5 V
认证状态：	Not Qualified	刷新周期：	8192
自我刷新：	YES	最大待机电流：	0.108 A
子类别：	DRAMs	最大压摆率：	4.41 mA
最大供电电压 (Vsup)：	2.7 V	最小供电电压 (Vsup)：	2.3 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

M381L5623MTM-LB3 数据手册

Preliminary

DDR SDRAM

2GB Unbuffered DIMM

2GB, 256M x 64 Non ECC Module (M368L5623MTN) (Populated as 2 bank of x8 DDR SDRAM Module)

Functional Block Diagram

CS1

CS0

DQS0

DM0

DQS4

DM4

DM/

CS DQS

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D12

DQS1

DM1

DQS5

DM5

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ8

DQ9

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D13

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2

DQS6

DM6

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D10

D14

DQS3

DM3

DQS7

DM7

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D11

D15

D3/D0/D5

SPD

DDSPD

D11/D8/D13

Serial PD

D0 - D15

DD DDQ

R=120Ω

SCL

Cap/D1/D6

CK0/1/2

SDA

D0 - D15

VREF

Card

Edge

Cap/D9/D14

SA0 SA1

SA2

D4/D2/D7

D12/D10/D15

BA0 - BA1

A0 - A13

RAS

BA0-BA1 : DDR SDRAMs D0 - D15

A0-A13: DDR SDRAMs D0 - D15

RAS : DDR SDRAMs D0 - D15

Notes :

* Clock Wiring

DDR SDRAMs

1. DQ-to-I/O wiring is shown as recommended

but may be changed.

2. DQ/DQS/DM/CKE/CS relationships must be

maintained as shown.

Clock

Input

CAS

CKE 0/1

CAS : DDR SDRAMs D0 - D15

CKE : DDR SDRAMs D0 - D15

WE : DDR SDRAMs D0 - D15

3. DQ, DQS, DM/DQS resistors: 22 Ohms + 5%.

4. BAx, Ax, RAS, CAS, WE resistors: 3 Ohms +

*CK0/CK0 4 DDR SDRAMs

*CK1/CK1 6 DDR SDRAMs

*CK2/CK2 6 DDR SDRAMs

*Clock Net Wiring

Rev. 0.0 April 2004

1 2 3 456 7 8...17

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