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K4S640832E-TC75

更新时间： 2024-01-03 01:38:06

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三星 - SAMSUNG		存储内存集成电路光电二极管动态存储器时钟
页数	文件大小	规格书
10页	129K
描述
64Mbit SDRAM 2M x 8Bit x 4 Banks Synchronous DRAM LVTTL

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K4S640832E-TC75 技术参数

是否Rohs认证：	不符合	生命周期：	Active
Reach Compliance Code：	compliant	风险等级：	5.83
最长访问时间：	5.4 ns	最大时钟频率 (fCLK)：	133 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G54	内存密度：	67108864 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	8
湿度敏感等级：	3	端子数量：	54
字数：	8388608 words	字数代码：	8000000
最高工作温度：	70 °C	最低工作温度：
组织：	8MX8	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP
封装等效代码：	TSOP54,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	4096
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.001 A
子类别：	DRAMs	最大压摆率：	0.135 mA
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	Base Number Matches：	1

K4S640832E-TC75 数据手册

K4S640832E

CMOS SDRAM

AC OPERATING TEST CONDITIONS (VDD = 3.3V ± 0.3V, TA = 0 to 70°C)

Parameter

Input levels (Vih/Vil)

Value

2.4/0.4

1.4

Unit

Input timing measurement reference level

Input rise and fall time

tr/tf = 1/1

1.4

Output timing measurement reference level

Output load condition

See Fig. 2

3.3V

Vtt = 1.4V

1200W

50W

VOH (DC) = 2.4V, IOH = -2mA

VOL (DC) = 0.4V, IOL = 2mA

Output

Z0 = 50W

50pF

870W

(Fig. 1) DC output load circuit

(Fig. 2) AC output load circuit

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

Version

Parameter

Symbol

Unit

Note

- 75

- 1H

100

- 1L

Row active to row active delay

RAS to CAS delay

tRRD(min)

tRCD(min)

tRP(min)

Row precharge time

tRAS(min)

tRAS(max)

tRC(min)

Row active time

Row cycle time

2,5

Last data in to row precharge

Last data in to Active delay

Last data in to new col. address delay

Last data in to burst stop

tRDL(min)

tDAL(min)

tCDL(min)

tBDL(min)

tCCD(min)

CLK

2 CLK + 20 ns

CLK

Col. address to col. address delay

CAS latency=3

CAS latency=2

Number of valid output data

Notes :

1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time

and then rounding off to the next higher integer.

2. Minimum delay is required to complete write.

3. All parts allow every cycle column address change.

4. In case of row precharge interrupt, auto precharge and read burst stop.

5. In 100MHz and below 100MHz operating conditions, tRDL=1CLK and tDAL=1CLK + 20ns is also supported.

SAMSUNG recommends tRDL=2CLK and tDAL=2CLK + tRP.

Rev.0.1 Sept. 2001

1...3 4 567 8 9 10

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