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K4S561632D-NC75

更新时间： 2024-01-17 03:17:03
品牌 Logo 应用领域
三星 - SAMSUNG 时钟动态存储器光电二极管内存集成电路
页数 文件大小 规格书
9页 46K
描述
Synchronous DRAM, 16MX16, 5.4ns, CMOS, PDSO54, 0.300 X 0.551 INCH, 0.50 MM PITCH, STSOP2-54

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K4S561632D-NC75 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSOP2包装说明：SOP, TSSOP54,.46,16
针数：54Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.32.00.24
风险等级：5.75访问模式：FOUR BANK PAGE BURST
最长访问时间：5.4 ns其他特性：AUTO/SELF REFRESH
最大时钟频率 (fCLK)：133 MHzI/O 类型：COMMON
交错的突发长度：1,2,4,8JESD-30 代码：R-PDSO-G54
JESD-609代码：e0内存密度：268435456 bit
内存集成电路类型：SYNCHRONOUS DRAM内存宽度：16
功能数量：1端口数量：1
端子数量：54字数：16777216 words
字数代码：16000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：16MX16输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：TSSOP54,.46,16封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：240
电源：3.3 V认证状态：Not Qualified
刷新周期：8192自我刷新：YES
连续突发长度：1,2,4,8,FP最大待机电流：0.002 A
子类别：DRAMs最大压摆率：0.2 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.4 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30Base Number Matches：1

K4S561632D-NC75 数据手册

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K4S561632D  
CMOS SDRAM  
AC OPERATING TEST CONDITIONS (V DD = 3.3V ± 0.3V, TA = 0 to 70°C)  
Parameter  
AC input levels (Vih/Vil)  
Value  
2.4/0.4  
1.4  
Unit  
V
Input timing measurement reference level  
Input rise and fall time  
V
tr/tf = 1/1  
1.4  
ns  
V
Output timing measurement reference level  
Output load condition  
See Fig. 2  
3.3V  
Vtt = 1.4V  
1200W  
50W  
VOH (DC) = 2.4V, IOH = -2mA  
VOL (DC) = 0.4V, IOL = 2mA  
Output  
Output  
Z0 = 50W  
50pF  
50pF  
870W  
(Fig. 1) DC output load circuit  
(Fig. 2) AC output load circuit  
Notes :  
1. The DC/AC Test Output Load of K4S561632D-NC(L)60 is 30pF.  
2. The VDD condition of K4S561632D-NC(L)60 is 3.135V~3.6V.  
OPERATING AC PARAMETER  
(AC operating conditions unless otherwise noted)  
Version  
Parameter  
Symbol  
Unit  
Note  
-60  
12  
18  
18  
42  
-7C  
-75  
-1H  
20  
20  
20  
50  
-1L  
20  
20  
20  
50  
Row active to row active delay  
RAS to CAS delay  
tRRD(min)  
tRCD(min)  
tR P(min)  
15  
15  
15  
45  
15  
ns  
ns  
ns  
ns  
us  
ns  
CLK  
-
1
1
1
1
20  
Row precharge time  
20  
tRAS(min)  
tRAS(max  
tRC(min)  
tRDL(min)  
tDAL(min)  
45  
Row active time  
100  
Row cycle time  
60  
60  
65  
70  
70  
1
2, 5  
5
Last data in to row precharge  
Last data in to Active delay  
2
2 CLK + tRP  
Last data in to new col. address delay  
Last data in to burst stop  
tCDL(min)  
tBDL(min)  
tCCD(min)  
1
1
1
2
1
CLK  
CLK  
CLK  
2
2
3
Col. address to col. address delay  
CAS latency=3  
CAS latency=2  
Number of valid output  
data  
ea  
4
-
Notes :  
1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time  
and then rounding off to the next higher integer.  
2. Minimum delay is required to complete write.  
3. All parts allow every cycle column address change.  
4. In case of row precharge interrupt, auto precharge and read burst stop.  
5.In 100MHz and below 100MHz operating conditions, tRDL=1CLK and tDAL=1CLK + 20ns is also supported.  
SAMSUNG recommends tRDL=2CLK and tDAL=2CLK + tRP.  
Rev. 0.1 Aug. 2002  
1...456789

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型号 品牌 描述 获取价格 数据表
K4S561632D-NC7C0 SAMSUNG Synchronous DRAM, 16MX16, 5.4ns, CMOS, PDSO54, STSOP2-54

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