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K4H560438D-TCB30

更新时间： 2024-01-30 14:47:06

品牌	Logo	应用领域
三星 - SAMSUNG		动态存储器双倍数据速率光电二极管内存集成电路
页数	文件大小	规格书
25页	237K
描述
DDR DRAM, 64MX4, 0.7ns, CMOS, PDSO66, 0.400 X 0.875, 0.65 MM PITCH, MS-024FC, TSOP2-66

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K4H560438D-TCB30 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP2	包装说明：	TSOP2,
针数：	66	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.24
风险等级：	5.28	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	0.7 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-PDSO-G66	长度：	22.22 mm
内存密度：	268435456 bit	内存集成电路类型：	DDR DRAM
内存宽度：	4	功能数量：	1
端口数量：	1	端子数量：	66
字数：	67108864 words	字数代码：	64000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	64MX4
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE
峰值回流温度（摄氏度）：	240	认证状态：	Not Qualified
座面最大高度：	1.2 mm	自我刷新：	YES
最大供电电压 (Vsup)：	2.7 V	最小供电电压 (Vsup)：	2.3 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	10.16 mm	Base Number Matches：	1

K4H560438D-TCB30 数据手册

256Mb

DDR SDRAM

Key Features

• Double-data-rate architecture; two data transfers per clock cycle

• Bidirectional data strobe(DQS)

• Four banks operation

• Differential clock inputs(CK and CK)

• DLL aligns DQ and DQS transition with CK transition

• MRS cycle with address key programs

-. Read latency 2, 2.5 (clock)

-. Burst length (2, 4, 8)

-. Burst type (sequential & interleave)

• All inputs except data & DM are sampled at the positive going edge of the system clock(CK)

• Data I/O transactions on both edges of data strobe

• Edge aligned data output, center aligned data input

• LDM,UDM/DM for write masking only

• Auto & Self refresh

• 7.8us refresh interval(8K/64ms refresh)

• Maximum burst refresh cycle : 8

• 66pin TSOP II package

ORDERING INFORMATION

Part No.

Org.

Max Freq.

Interface

Package

K4H560438D-TC/LB3

K4H560438D-TC/LA2

K4H560438D-TC/LB0

K4H560438D-TC/LA0

K4H560838D-TC/LB3

K4H560838D-TC/LA2

K4H560838D-TC/LB0

K4H560838D-TC/LA0

K4H561638D-TC/LB3

K4H561638D-TC/LA2

K4H561638D-TC/LB0

K4H561638D-TC/LA0

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

A0(DDR200@CL=2)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

A0(DDR200@CL=2)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

A0(DDR200@CL=2)

64M x 4

SSTL2

66pin TSOP II

32M x 8

SSTL2

66pin TSOP II

16M x 16

Operating Frequencies

- B3(DDR333)

133MHz

166MHz

- A2(DDR266A)

133MHz

- B0(DDR266B)

100MHz

- A0(DDR200)

Speed @CL2

100MHz

Speed @CL2.5

133MHz

*CL : Cas Latency

Rev. 0.4 May. 2002

- 1 -

12 3 4 5 6 7...25

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