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K4D28163HD-TC50 PDF预览

K4D28163HD-TC50

更新时间： 2024-02-26 14:32:39
品牌 Logo 应用领域
三星 - SAMSUNG 存储内存集成电路光电二极管动态存储器双倍数据速率时钟
页数 文件大小 规格书
16页 123K
描述
128Mbit DDR SDRAM

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K4D28163HD-TC50 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSOP2包装说明：TSOP2, TSSOP66,.46
针数：66Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.32.00.02
风险等级：5.92访问模式：FOUR BANK PAGE BURST
最长访问时间：0.7 ns其他特性：AUTO/SELF REFRESH
最大时钟频率 (fCLK)：200 MHzI/O 类型：COMMON
交错的突发长度：2,4,8JESD-30 代码：R-PDSO-G66
JESD-609代码：e0长度：22.22 mm
内存密度：134217728 bit内存集成电路类型：DDR DRAM
内存宽度：16功能数量：1
端口数量：1端子数量：66
字数：8388608 words字数代码：8000000
工作模式：SYNCHRONOUS最高工作温度：65 °C
最低工作温度：组织：8MX16
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSOP2封装等效代码：TSSOP66,.46
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
电源：2.5,3.3 V认证状态：Not Qualified
刷新周期：4096座面最大高度：1.2 mm
自我刷新：YES连续突发长度：2,4,8
最大待机电流：0.005 A子类别：DRAMs
最大压摆率：0.31 mA最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL宽度：10.16 mm
Base Number Matches：1

K4D28163HD-TC50 数据手册

 浏览型号K4D28163HD-TC50的Datasheet PDF文件第10页浏览型号K4D28163HD-TC50的Datasheet PDF文件第11页浏览型号K4D28163HD-TC50的Datasheet PDF文件第12页浏览型号K4D28163HD-TC50的Datasheet PDF文件第14页浏览型号K4D28163HD-TC50的Datasheet PDF文件第15页浏览型号K4D28163HD-TC50的Datasheet PDF文件第16页 
128M DDR SDRAM  
K4D28163HD  
AC CHARACTERISTICS  
-36  
-40  
-50  
-60  
Sym-  
Parameter  
bol  
Unit Note  
Min  
3.6  
0.45  
0.45  
-0.6  
-0.6  
-
Max  
6
Min  
4.0  
0.45  
0.45  
-0.6  
-0.6  
-
Max  
7
Min  
5.0  
0.45  
0.45  
-0.7  
-0.7  
-
Max  
10  
Min  
6.0  
Max  
10  
0.55  
0.55  
0.75  
0.75  
0.5  
1.1  
0.6  
1.25  
-
CK cycle time  
CL=3 tCK  
ns  
tCK  
tCK  
ns  
CK high level width  
CK low level width  
0.55  
0.55  
0.6  
0.6  
0.4  
1.1  
0.6  
1.15  
-
0.55  
0.55  
0.6  
0.6  
0.4  
1.1  
0.6  
1.15  
-
0.55  
0.55  
0.7  
0.7  
0.45  
1.1  
0.6  
1.2  
-
0.45  
0.45  
-0.75  
-0.75  
-
tCH  
tCL  
DQS out access time from CK  
Output access time from CK  
tDQSCK  
tAC  
ns  
Data strobe edge to Dout edge tDQSQ  
ns  
1
Read preamble  
tRPRE  
0.9  
0.4  
0.85  
0
0.9  
0.4  
0.85  
0
0.9  
0.4  
0.8  
0
0.9  
tCK  
tCK  
tCK  
ns  
Read postamble  
tRPST  
0.4  
CK to valid DQS-in  
DQS-In setup time  
DQS-in hold time  
0.75  
0
tDQSS  
tWPRES  
tWPREH  
tWPST  
tDQSH  
tDQSL  
0.35  
0.4  
0.4  
0.4  
0.9  
0.9  
0.4  
0.4  
-
0.35  
0.4  
0.4  
0.4  
0.9  
0.9  
0.4  
0.4  
-
0.3  
0.4  
0.4  
0.4  
1.0  
1.0  
0.45  
0.45  
-
0.25  
0.4  
-
tCK  
tCK  
tCK  
tCK  
ns  
DQS write postamble  
DQS-In high level width  
DQS-In low level width  
0.6  
0.6  
0.6  
-
0.6  
0.6  
0.6  
-
0.6  
0.6  
0.6  
-
0.6  
0.6  
0.6  
-
0.4  
0.4  
Address and Control input setup tIS  
Address and Control input hold tIH  
1.1  
-
-
-
1.1  
-
ns  
DQ and DM setup time to DQS  
tDS  
-
-
-
0.5  
-
ns  
DQ and DM hold time to DQS  
tDH  
-
-
-
0.5  
-
ns  
tCLmin  
or  
tCHmin  
tCLmin  
or  
tCHmin  
tCLmin  
or  
tCHmin  
tCLmin  
or  
tCHmin  
Clock half period  
-
-
-
-
-
-
-
-
ns  
ns  
1
1
tHP  
Data output hold time from DQS tQH  
tHP-0.4  
tHP-0.4  
tHP-0.45  
tHP-0.5  
Note 1 :  
- The JEDEC DDR specification currently defines the output data valid window(tDV) as the time period when the data  
strobe and all data associated with that data strobe are coincidentally valid.  
- The previously used definition of tDV(=0.35tCK) artificially penalizes system timing budgets by assuming the worst  
case  
output vaild window even then the clock duty cycle applied to the device is better than 45/55%  
- A new AC timing term, tQH which stands for data output hold time from DQS is difined to account for clock duty cycle  
variation and replaces tDV  
- tQHmin = tHP-X where  
. tHP=Minimum half clock period for any given cycle and is defined by clock high or clock low time(tCH,tCL)  
. X=A frequency dependent timing allowance account for tDQSQmax  
- 13 -  
Rev. 1.4(Aug. 2002)  
1...10111213141516

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