5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 触发器/锁存器> JM38510/65352BDA
JM38510/65352BDA PDF预览

JM38510/65352BDA

更新时间： 2024-09-28 05:27:51
品牌 Logo 应用领域
德州仪器 - TI 触发器
页数 文件大小 规格书
15页 533K
描述
DUAL D-TYPE POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET

阅读下载

中文翻译

获取价格

JM38510/65352BDA 技术参数

生命周期：Active零件包装代码：DFP
包装说明：DFP,针数：14
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
Factory Lead Time：1 week风险等级：5.3
系列：HCTJESD-30 代码：R-GDFP-F14
长度：9.21 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：18000000 Hz
最大I（ol）：0.004 A位数：1
功能数量：2端子数量：14
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DFP封装形状：RECTANGULAR
封装形式：FLATPACK包装方法：TUBE
峰值回流温度（摄氏度）：NOT SPECIFIED最大电源电流（ICC）：0.04 mA
Prop。Delay @ Nom-Sup：42 ns传播延迟（tpd）：42 ns
认证状态：Not Qualified筛选级别：MIL-M-38510 Class B
座面最大高度：2.03 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子形式：FLAT
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：5.97 mm最小 fmax：20 MHz
Base Number Matches：1

JM38510/65352BDA 数据手册

 浏览型号JM38510/65352BDA的Datasheet PDF文件第2页浏览型号JM38510/65352BDA的Datasheet PDF文件第3页浏览型号JM38510/65352BDA的Datasheet PDF文件第4页浏览型号JM38510/65352BDA的Datasheet PDF文件第5页浏览型号JM38510/65352BDA的Datasheet PDF文件第6页浏览型号JM38510/65352BDA的Datasheet PDF文件第7页 
ꢀꢁꢂ ꢃ ꢄꢅ ꢆꢇ ꢃ ꢈ ꢀꢁꢇ ꢃꢄ ꢅꢆ ꢇꢃ  
ꢉꢊꢋ ꢌ ꢉꢍꢆ ꢎꢏ ꢐ ꢏꢑ ꢀꢒ ꢆ ꢒꢓꢐ ꢍꢐꢉꢔ ꢐꢍꢆ ꢕꢒ ꢔ ꢔꢐ ꢕꢐꢉ ꢖ ꢌꢒ ꢏ ꢍꢖ ꢌꢑ ꢏꢀ  
ꢗ ꢒꢆ ꢄ ꢅꢌ ꢐꢋꢕ ꢋꢁꢉ ꢏ ꢕꢐ ꢀ ꢐꢆ  
SCLS169E − DECEMBER 1982 − REVISED APRIL 2004  
SN54HCT74 . . . J OR W PACKAGE  
SN74HCT74 . . . D, DB, N, NS, OR PW PACKAGE  
(TOP VIEW)  
D
D
D
D
D
D
D
Operating Voltage Range of 4.5 V to 5.5 V  
Outputs Can Drive Up To 10 LSTTL Loads  
Low Power Consumption, 40-µA Max I  
CC  
1
2
3
4
5
6
7
1CLR  
1D  
V
CC  
13 2CLR  
14  
Typical t = 17 ns  
pd  
4-mA Output Drive at 5 V  
12  
11  
10  
9
1CLK  
1PRE  
1Q  
2D  
Low Input Current of 1 µA Max  
Inputs Are TTL-Voltage Compatible  
2CLK  
2PRE  
2Q  
1Q  
description/ordering information  
8
GND  
2Q  
The ’HCT74 devices contain two independent  
D-type positive-edge-triggered flip-flops. A low  
level at the preset (PRE) or clear (CLR) inputs sets  
or resets the outputs, regardless of the levels of  
the other inputs. When PRE and CLR are inactive  
(high), data at the data (D) input meeting the setup  
time requirements are transferred to the outputs  
on the positive-going edge of the clock (CLK)  
pulse. Clock triggering occurs at a voltage level  
and is not directly related to the rise time of CLK.  
Following the hold-time interval, data at the  
D input may be changed without affecting the  
levels at the outputs.  
SN54HCT74 . . . FK PACKAGE  
(TOP VIEW)  
3
2
1
20 19  
18  
2D  
1CLK  
NC  
4
5
6
7
8
NC  
17  
16  
2CLK  
1PRE  
NC  
15 NC  
14  
9 10 11 12 13  
2PRE  
1Q  
NC − No internal connection  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
PACKAGE  
T
A
PDIP − N  
SOIC − D  
Tube of 25  
Tube of 50  
Reel of 2500  
Reel of 250  
Reel of 2000  
Reel of 2000  
Tube of 90  
Reel of 2000  
Reel of 250  
Tube of 25  
Tube of 150  
Tube of 55  
SN74HCT74N  
SN74HCT74N  
SN74HCT74D  
SN74HCT74DR  
SN74HCT74DT  
SN74HCT74NSR  
SN74HCT74DBR  
SN74HCT74PW  
SN74HCT74PWR  
SN74HCT74PWT  
SNJ54HCT74J  
HCT74  
SOP − NS  
HCT74  
HT74  
−40°C to 85°C  
SSOP − DB  
TSSOP − PW  
HT74  
CDIP − J  
CFP − W  
LCCC − FK  
SNJ54HCT74J  
SNJ54HCT74W  
SNJ54HCT74FK  
−55°C to 125°C  
SNJ54HCT74W  
SNJ54HCT74FK  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are  
available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
Copyright 2004, Texas Instruments Incorporated  
ꢊ ꢁ ꢌꢐꢀꢀ ꢑ ꢆꢄ ꢐꢕꢗ ꢒꢀ ꢐ ꢁ ꢑꢆꢐꢉ ꢘꢙ ꢚꢛ ꢜꢝꢞ ꢟꢠꢡ ꢢꢘ ꢞꢝ ꢢꢘꢣ ꢚꢢꢛ ꢏꢕ ꢑ ꢉ ꢊ ꢅꢆ ꢒꢑ ꢁ  
ꢘ
ꢉ
ꢋ
ꢆ
ꢋ
ꢚ
ꢢ
ꢤ
ꢝ
ꢥ
ꢠ
ꢣ
ꢘ
ꢚ
ꢝ
ꢢ
ꢞ
ꢟ
ꢥ
ꢥ
ꢡ
ꢢ
ꢘ
ꢣ
ꢛ
ꢝ
ꢤ
ꢦ
ꢟ
ꢧ
ꢨ
ꢚ
ꢞ
ꢣ
ꢘ
ꢚ
ꢝ
ꢢ
ꢜ
ꢣ
ꢡ
ꢩ
ꢏ
ꢥ
ꢝ
ꢜ
ꢟ
ꢞ
ꢘ
ꢛ
ꢞ
ꢝ
ꢢ
ꢤ
ꢝ
ꢥ
ꢠ
ꢘ
ꢝ
ꢛ
ꢦ
ꢡ
ꢞ
ꢚ
ꢤ
ꢚ
ꢞ
ꢣ
ꢘ
ꢚ
ꢝ
ꢢ
ꢛ
ꢦ
ꢡ
ꢥ
ꢘ
ꢙ
ꢡ
ꢘ
ꢡ
ꢥ
ꢠ
ꢛ
ꢝ
ꢤ
ꢆ
ꢡ
ꢪ
ꢣ
ꢛ
ꢒ
ꢢ
ꢛ
ꢘ
ꢥ
ꢟ
ꢠ
ꢡ
ꢢ
ꢘ
ꢛ
ꢛ
ꢘ
ꢣ
ꢢ
ꢜ
ꢣ
ꢥ
ꢜ
ꢫ
ꢣ
ꢥ
ꢥ
ꢣ
ꢢ
ꢘ
ꢬ
ꢩ
ꢏ
ꢥ
ꢝ
ꢜ
ꢟ
ꢞ
ꢘ
ꢚ
ꢝ
ꢢ
ꢦꢣ ꢥ ꢣ ꢠ ꢡ ꢘ ꢡ ꢥ ꢛ ꢩ  
ꢦ
ꢥ
ꢝ
ꢞ
ꢡ
ꢛ
ꢛ
ꢚ
ꢢ
ꢭ
ꢜ
ꢝ
ꢡ
ꢛ
ꢢ
ꢝ
ꢘ
ꢢ
ꢡ
ꢞ
ꢡ
ꢛ
ꢛ
ꢣ
ꢥ
ꢚ
ꢨ
ꢬ
ꢚ
ꢢ
ꢞ
ꢨ
ꢟ
ꢜ
ꢡ
ꢘ
ꢡ
ꢛ
ꢘ
ꢚ
ꢢ
ꢭ
ꢝ
ꢤ
ꢣ
ꢨ
ꢨ
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...15

中文翻译

下载PDF

与JM38510/65352BDA相关器件

型号 品牌 获取价格 描述 数据表
JM38510/65402BEA TI

获取价格

 		8 位可寻址锁存器 | J | 16 | -55 to 125
JM38510/65403B2A TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3-STATE OUTPUTS
JM38510/65403BRA TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3-STATE OUTPUTS
JM38510/65406BRA TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3-STATE OUTPUTS
JM38510/65453BRA TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3-STATE OUTPUTS
JM38510/65453BSA TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3-STATE OUTPUTS
JM38510/65503BRA TI

获取价格

 		OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
JM38510/65503BSA TI

获取价格

 		OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
JM38510/65553BRA TI

获取价格

 		OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
JM38510/65553BSA TI

获取价格

 		OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS

与JM38510/65352BDA相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证