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IS62LV12816L-120B

更新时间： 2024-02-09 05:11:44

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美国芯成 - ISSI		/
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128K x 16 CMOS STATIC RAM

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IS62LV12816L-120B 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	PLASTIC, TSOP2-44	针数：	44
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.91
Is Samacsys：	N	最长访问时间：	120 ns
其他特性：	BYTE READ/WRITE	I/O 类型：	COMMON
JESD-30 代码：	R-PDSO-G44	JESD-609代码：	e0
长度：	18.41 mm	内存密度：	2097152 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	16
湿度敏感等级：	3	功能数量：	1
端子数量：	44	字数：	131072 words
字数代码：	128000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	128KX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSOP44,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3 V
认证状态：	Not Qualified	座面最大高度：	1.2 mm
最大待机电流：	0.000015 A	最小待机电流：	1 V
子类别：	SRAMs	最大压摆率：	0.04 mA
最大供电电压 (Vsup)：	3.3 V	最小供电电压 (Vsup)：	2.7 V
标称供电电压 (Vsup)：	3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	10.16 mm
Base Number Matches：	1

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ISSI

IS62LV12816L

AC WAVEFORMS

READ CYCLE NO. 2^(1,3)

tRC

ADDRESS

tAA

tOHA

tHZOE

tHZCE

tHZB

tDOE

tLZOE

tACE

tLZCE

LB, UB

tBA

tLZB

HIGH-Z

DOUT

DATA VALID

Notes:

1. WE is HIGH for a Read Cycle.

2. The device is continuously selected. OE, CE, UB, or LB = V^IL.

3. Address is valid prior to or coincident with CE LOW transition.

WRITE CYCLE SWITCHING CHARACTERISTICS^(1,2)(Over Operating Range)

-70

-100

-120

Symbol

tWC

Parameter

Min. Max.

Unit

Write Cycle Time

—

100

—

120

100

—

tSCE

tAW

CE to Write End

Address Setup Time to Write End

Address Hold from Write End

Address Setup Time

tHA

tSA

tPWB

tPWE

tSD

LB, UB Valid to End of Write

WE Pulse Width

100

Data Setup to Write End

Data Hold from Write End

WE LOW to High-Z Output

WE HIGH to Low-Z Output

tHD

(3)

tHZWE

—

(3)

tLZWE

Notes:

1. Test conditions assume signal transition times of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0.4V to

2.2V and output loading specified in Figure 1.

2. The internal write time is defined by the overlap of CE LOW and UB or LB, and WE LOW. All signals must be in valid states

to initiate a Write, but any one can go inactive to terminate the Write. The Data Input Setup and Hold timing are referenced to

the rising or falling edge of the signal that terminates the write.

3. Tested with the load in Figure 2. Transition is measured ±500 mV from steady-state voltage. Not 100% tested.

Integrated Silicon Solution, Inc.

ADVANCE INFORMATION SR002-0C

08/20/98

1...3 4 567 8 9

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