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IMIZ9972

更新时间： 2024-01-03 10:13:26
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
9页 90K
描述
3.3V, 125-MHz, Multi-Output Zero Delay Buffer

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IMIZ9972 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：LQFP,针数：52
Reach Compliance Code：unknown风险等级：5.83
输入调节：MUXJESD-30 代码：S-PQFP-G52
长度：10 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：NOT SPECIFIED功能数量：1
反相输出次数：端子数量：52
实输出次数：12最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
传播延迟（tpd）：0.53 ns认证状态：COMMERCIAL
Same Edge Skew-Max（tskwd）：0.35 ns座面最大高度：1.6 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.9 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：NOT SPECIFIED
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：10 mmBase Number Matches：1

IMIZ9972 数据手册

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Z9972  
3.3V, 125-MHz, Multi-Output Zero Delay Buffer  
Table 1. Frequency Table[1]  
Features  
VCO_SEL FB_SEL2 FB_SEL1 FB_SEL0  
FVCO  
8x  
• Output frequency up to 125 MHz  
• 12 clock outputs: frequency configurable  
• 350 ps max output-to-output skew  
• Configurable output disable  
• Two reference clock inputs for dynamic toggling  
• Oscillator or crystal reference input  
• Spread Spectrum-compatible  
• Glitch-free output clocks transitioning  
• 3.3V power supply  
• Pin-compatible with MPC972  
0
0
0
0
0
0
0
0
1
1
1
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1
1
1
1
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1
1
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0
1
1
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1
1
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0
1
1
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1
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1
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1
0
1
0
1
0
1
0
1
0
1
12x  
16x  
20x  
16x  
24x  
32x  
40x  
4x  
• Industrial temperature range: –40°C to +85°C  
• 52-pin TQFP package  
6x  
8x  
10x  
8x  
12x  
16x  
20x  
Note:  
1. x = the reference input frequency, 200 MHz < FVCO < 480 MHz.  
Block Diagram  
Pin Configuration  
XIN  
XOUT  
VCO_SEL  
PLL_EN  
REF_SEL  
Sync  
Frz  
D
D
Q
Q
QA0  
QA1  
QA2  
QA3  
0
1
Phase  
Detector  
VCO  
TCLK0  
0
1
TCLK1  
LPF  
TCLK_SEL  
52 51 50 49 48 47 46 45 44 43 42 41 40  
FB_IN  
VSS  
VSS  
MR#/OE  
SCLK  
1
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
Sync  
Frz  
QB0  
QB0  
QB1  
2
VDDC  
QB1  
3
4
SDATA  
FB_SEL2  
PLL_EN  
REF_SEL  
TCLK_SEL  
TCLK0  
QB2  
QB3  
FB_SEL2  
VSS  
5
QB2  
6
VDDC  
QB3  
7
8
Z9972  
MR#/OE  
Sync  
Frz  
D
D
Q
Q
QC0  
QC1  
Power-On  
Reset  
FB_IN  
VSS  
9
/4, /6, /8, /12  
/4, /6, /8, /10  
/2, /4, /6, /8  
10  
11  
12  
13  
TCLK1  
Sync  
Frz  
2
QC2  
SELA(0,1)  
FB_OUT  
VDDC  
FB_SEL0  
XIN  
XOUT  
QC3  
2
2
SELB(0,1)  
SELC(0,1)  
0
1
Sync  
Frz  
VDD  
FB_OUT  
D
D
Q
Q
/4, /6, /8, /10  
Sync Pulse  
/2  
14 15 16 17 18 19 20 21 22 23 24 25 26  
Sync  
Frz  
2
SYNC  
FB_SEL(0,1)  
Data Generator  
SCLK  
Output Disable  
Circuitry  
12  
SDATA  
INV_CLK  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07088 Rev. *D  
Revised December 21, 2002  
1234567...9

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