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IDTQS5LV919-70J

更新时间： 2024-12-01 19:44:39

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艾迪悌 - IDT		驱动逻辑集成电路
页数	文件大小	规格书
12页	106K
描述
PLL Based Clock Driver, 5LV Series, 7 True Output(s), 1 Inverted Output(s), CMOS, PQCC28, PLASTIC, LCC-28

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IDTQS5LV919-70J 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QLCC
包装说明：	QCCJ,	针数：	28
Reach Compliance Code：	not_compliant	HTS代码：	8542.39.00.01
风险等级：	5.92	系列：	5LV
输入调节：	SCHMITT TRIGGER MUX	JESD-30 代码：	S-PQCC-J28
长度：	11.5062 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
功能数量：	1	反相输出次数：	1
端子数量：	28	实输出次数：	7
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装形状：	SQUARE
封装形式：	CHIP CARRIER	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.5 ns
座面最大高度：	4.572 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	11.5062 mm
最小 fmax：	70 MHz	Base Number Matches：	1

IDTQS5LV919-70J 数据手册

QS5LV919

INDUSTRIALTEMPERATURERANGE

3.3VLOWSKEWCMOSPLLCLOCKDRIVERWITHINTEGRATEDLOOPFILTER

3.3V LOW SKEW CMOS PLL

CLOCK DRIVER WITH

QS5LV919

INTEGRATED LOOP FILTER

FEATURES:

DESCRIPTION:

• 3.3V operation

The QS5LV919 Clock Driver uses an internal phase locked loop

(PLL) to lock low skew outputs to one of two reference clock inputs.

Eight outputs are available: 2xQ, Q0-Q4, Q5, Q/2. Careful layout and

design ensure < 300 ps skew between the Q0-Q4, and Q/2 outputs.

The QS5LV919 includes an internal RC filter which provides excellent

jitter characteristics and eliminates the need for external components.

Various combinations of feedback and a divide-by-2 in the VCO path

allow applications to be customized for linear VCO operation over a

wide range of input SYNC frequencies. The PLL can also be disabled

by the PLL_EN signal to allow low frequency or DC testing. The LOCK

output asserts to indicate when phase lock has been achieved. The

QS5LV919 is designed for use in high-performance workstations, multi-

board computers, networking hardware, and mainframe systems. Sev-

eral can be used in parallel or scattered throughout a system for guar-

anteed low skew, system-wide clock distribution networks.

• JEDEC compatible LVTTL level outputs

• Clock inputs are 5V tolerant

• < 300ps output skew, Q0–Q4

• 2xQ output, Q outputs, Q output, Q/2 output

• Outputs 3-state and reset while OE/RST low

• PLL disable feature for low frequency testing

• Internal loop filter RC network

• Functional equivalent to MC88LV915, IDT74FCT388915

• Positive or negative edge synchronization (PE)

• Balanced drive outputs ±24mA

• 160MHz maximum frequency (2xQ output)

• Available in QSOP and PLCC packages

For more information on PLL clock driver products, see Application

Note AN-227.

FUNCTIONALBLOCKDIAGRAM

REF_SEL

FEEDBACK

PLL_EN

FREQ_SEL

LOCK

SYNC0

SYNC1

PHASE

LOOP

FILTER

VCO

DETECTOR

OE/RST

Q/2

2xQ

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

INDUSTRIAL TEMPERATURE RANGE

JULY 2001

2001 Integrated Device Technology, Inc.

DSC-5820/6

12 3 4 5 6 7...12

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