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IDTQS5LV931-66Q

更新时间： 2024-02-25 19:03:46

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艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
8页	73K
描述
PLL Based Clock Driver, 5LV Series, 6 True Output(s), 0 Inverted Output(s), CMOS, PDSO20, QSOP-20

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IDTQS5LV931-66Q 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QSOP	包装说明：	QSOP-20
针数：	20	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.86
系列：	5LV	输入调节：	SCHMITT TRIGGER
JESD-30 代码：	R-PDSO-G20	JESD-609代码：	e0
长度：	8.65 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	20
实输出次数：	6	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	225	传播延迟（tpd）：	0.5 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.3 ns
座面最大高度：	1.75 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	3.9116 mm	最小 fmax：	66 MHz
Base Number Matches：	1

IDTQS5LV931-66Q 数据手册

QS5LV931

INDUSTRIALTEMPERATURERANGE

3.3VLOWSKEWCMOSPLLCLOCKDRIVERWITHINTEGRATEDLOOPFILTER

3.3V LOW SKEW CMOS PLL

CLOCK DRIVER WITH

QS5LV931

INTEGRATED LOOP FILTER

FEATURES:

DESCRIPTION:

• 3.3V operation

The QS5LV931 Clock Driver uses an internal phase locked loop

(PLL) to lock low skew outputs to a reference clock input. Six outputs

are available: Q0–Q4, Q/2. Careful layout and design ensure <300ps

skew between the Q0–Q4, and Q/2 outputs. The QS5LV931 includes

an internal RC filter which provides excellent jitter characteristics and

eliminates the need for external components. Various combinations of

feedback and a divide-by-2 in the VCO path allow applications to be

customized for linear VCO operation over a wide range of input SYNC

frequencies. The PLL can also be disabled by the PLL_EN signal to

allow low frequency or DC testing. The QS5LV931 is designed for use

in cost sensitive high-performance computing systems, workstations,

multi-board computers, networking hardware, and mainframe systems.

Several can be used in parallel or scattered throughout a system for

guaranteed low skew, system-wide clock distribution networks. In the

QSOP package, the QS5LV931 clock driver represents the best value

in small form factor, high-performance clock management products.

For more information on PLL clock driver products, see Application

Note AN-227.

• JEDEC LVTTL compatible level

• Clock input is 5V tolerant

• Q outputs, Q/2 output

• <300ps output skew, Q0–Q4

• Outputs 3-state and reset while OE/RST low

• PLL disable feature for low frequency testing

• Internal loop filter RC network

• Internal VCO/2 option

• Balanced drive outputs ±24mA

• ESD >2000V

• 80MHz maximum frequency

• Available in QSOP package

FUNCTIONALBLOCKDIAGRAM

FEEDBACK

PLL_EN

FREQ_SEL

SYNC

OE/RST

PHASE

LOOP

VCO

DETECTOR

FILTER

Q/2

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

INDUSTRIAL TEMPERATURE RANGE

JANUARY 2002

2002 Integrated Device Technology, Inc.

DSC-5821/4

12 3 4 5 6 7 8

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