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IDTQS5917T-132TJ8

更新时间： 2024-01-04 10:35:21

品牌	Logo	应用领域
艾迪悌 - IDT		驱动逻辑集成电路
页数	文件大小	规格书
7页	77K
描述
PLL Based Clock Driver, 5917 Series, 7 True Output(s), 1 Inverted Output(s), CMOS, PQCC28, PLASTIC, LCC-28

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IDTQS5917T-132TJ8 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QLCC
包装说明：	PLASTIC, LCC-28	针数：	28
Reach Compliance Code：	not_compliant	HTS代码：	8542.39.00.01
风险等级：	5.69	Is Samacsys：	N
系列：	5917	输入调节：	MUX
JESD-30 代码：	S-PQCC-J28	JESD-609代码：	e0
长度：	11.5062 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：	1	端子数量：	28
实输出次数：	7	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	QCCJ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	NOT SPECIFIED	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.5 ns	座面最大高度：	4.57 mm
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	11.5062 mm
最小 fmax：	132 MHz	Base Number Matches：	1

IDTQS5917T-132TJ8 数据手册

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QS5917T

LOWSKEWCMOSPLLCLOCKDRIVERWITHINTEGRATEDLOOPFILTER

INDUSTRIALTEMPERATURERANGE

LOW SKEW CMOS PLL

CLOCK DRIVER WITH

QS5917T

INTEGRATED LOOP FILTER

FEATURES:

DESCRIPTION

• 5V operation

The QS5917T Clock Driver uses an internal phase locked loop (PLL)

to lock low skew outputs to one of two reference clock inputs. Eight

outputs are available: Q0-Q4, 2xQ, Q/2, Q5. Careful layout and design

insures < 500ps skew between the Q0-Q4, and Q/2 outputs. The QS5917T

includes an internal RC filter which provides excellent jitter characteris-

tics and eliminates the need for external components. In addition, TTL

level outputs reduce clock signal noise. Various combinations of feed-

back and a divide-by-2 in the VCO path allow applications to be custom-

ized for linear VCO operation over a wide range of input SYNC fre-

quencies. The VCO can also be disabled by the PLL_EN signal to allow

low frequency or DC testing. The LOCK output asserts to indicate when

phase lock has been achieved. The QS5917T is designed for use in

high-performance workstations, multi-board computers, networking hardware,

and mainframe systems. Several can be used in parallel or scattered

throughout a system for guaranteed low skew, system-wide clock distri-

bution networks.

• 2xQ output, Q/2 output, Q output

• Outputs tri-state while RST low

• Internal loop filter RC network

• Low noise TTL level outputs

• < 500ps output skew, Q0-Q4

• PLL disable feature for low frequency testing

• Balanced Drive Outputs ± 24mA

• 132MHz maximum frequency (2xQ output)

• Functional equivalent to Motorola MC88915

• ESD > 2000V

• Latch-up > –300mA

• Available in QSOP and PLCC packages

For more information on PLL clock driver products, see Application

Note AN-227.

FUNCTIONALBLOCKDIAGRAM

REF_SEL

FEEDBACK

PLL_EN

FREQ_SEL

LOCK

SYNC0

SYNC1

PHASE

DETECTOR

LOOP

FILTER

VCO

RST

Q/2

2xQ

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

INDUSTRIAL TEMPERATURE RANGE

SEPTEMBER 2006

DSC-5227/4

12 3 4 5 6 7

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