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IDTCSP59920-7SOI

更新时间： 2024-09-27 14:51:31

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艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
6页	96K
描述
PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO24, 0.300 INCH, SOIC-24

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IDTCSP59920-7SOI 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	SOIC
包装说明：	SOP,	针数：	24
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.42	Is Samacsys：	N
输入调节：	STANDARD	JESD-30 代码：	R-PDSO-G24
JESD-609代码：	e0	长度：	15.4 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	功能数量：	1
反相输出次数：		端子数量：	24
实输出次数：	8	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.75 ns
座面最大高度：	2.65 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.5 mm
最小 fmax：	85 MHz	Base Number Matches：	1

IDTCSP59920-7SOI 数据手册

IDTCSP59920

LOWSKEWPLLCLOCKDRIVERTURBOCLOCKJR.

COMMERCIALANDINDUSTRIALTEMPERATURERANGES

LOW SKEW

IDTCSP59920

PLL CLOCK DRIVER

TURBOCLOCK™ JR.

FEATURES:

DESCRIPTION:

•

Eightzerodelayoutputs

The CSP59920 is a high fanout phase lock loop clock driver in-

tended for high performance computing and data-communications ap-

plications. The CSP59920 has CMOS outputs.

Selectablepositiveornegativeedge synchronization

Synchronousoutputenable

Outputfrequency:25MHzto85MHz

CMOSoutputs

The CSP59920 maintains Cypress CY7B9920 compatibility while

providing two additional features: Synchronous Output Enable (GND/

sOE), and Positive/Negative Edge Synchronization (V^DDQ/PE). When

the GND/sOE pin is held low, all outputs are synchronously enabled

(CY7B9920 compatibility). However, if GND/sOE is held high, all out-

puts except Q2 and Q3 are synchronously disabled.

3 skew grades:

CSP59920-2:tSKEW0<250ps

CSP59920-5:tSKEW0<500ps

CSP59920-7:tSKEW0<750ps

3-level input for PLL range control

PLLbypass forDCtesting

Externalfeedback,internalloopfilter

46mAIOL highdriveoutputs

LowJitter:<200pspeak-to-peak

Outputsdrive50Ωterminatedlines

PincompatiblewithCypressCY7B9920

AvailableinSOICPackage

•

Furthermore, when the VDDQ/PE is held high, all outputs are syn-

chronized with the positive edge of the REF clock input (CY7B9920

compatibility). When VDDQ/PE is held low, all outputs are synchronized

with the negative edge of REF.

The FB signal is compared with the input REF signal at the phase

detector in order to drive the VCO. Phase differences cause the VCO

of the PLL to adjust upwards or downwards accordingly.

An internal loop filter moderates the response of the VCO to the

phase detector. The loop filter transfer function has been chosen to

provide minimal jitter (or frequency variation) while still providing accu-

rate responses to input frequency changes.

FUNCTIONALBLOCKDIAGRAM

VDDQ/PE

GND/sOE

PLL

REF

COMMERCIAL/INDUSTRIAL TEMPERATURE RANGES

FEBRUARY 2000

1999 Integrated Device Technology, Inc.

DSC-5813/-

12 3 4 5 6

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型号	品牌	获取价格	描述	数据表
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