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IDT72T51258L6-7BB

更新时间： 2024-11-12 14:27:55
品牌 Logo 应用领域
艾迪悌 - IDT 时钟先进先出芯片内存集成电路
页数 文件大小 规格书
56页 513K
描述
FIFO, 64KX40, 3.8ns, Synchronous, CMOS, PBGA324, 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324

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IDT72T51258L6-7BB 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324
针数：324Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.32.00.71
风险等级：5.92最长访问时间：3.8 ns
最大时钟频率 (fCLK)：150 MHz周期时间：6.7 ns
JESD-30 代码：S-PBGA-B324JESD-609代码：e0
长度：19 mm内存密度：2621440 bit
内存集成电路类型：OTHER FIFO内存宽度：40
湿度敏感等级：3功能数量：1
端子数量：324字数：65536 words
字数代码：64000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：64KX40可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA324,18X18,40封装形状：SQUARE
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：225电源：1.5/2.5,2.5 V
认证状态：Not Qualified座面最大高度：1.97 mm
子类别：FIFOs最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn63Pb37)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：19 mmBase Number Matches：1

IDT72T51258L6-7BB 数据手册

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2.5VMULTI-QUEUEDDRFLOW-CONTROLDEVICES  
40 BITS WIDE WITH FIXED 4 QUEUES  
8,192 x 40 x 4, 16,384 x 40 x 4  
IDT72T51248  
IDT72T51258  
IDT72T51268  
and 32,768 x 40 x 4  
•
•
•
Write Chip Select WCS input for write port  
Read Chip Select RCS input for read port  
User Selectable IDT Standard mode (using EF and FF) or FWFT  
mode (using IR and OR)  
All 4 Queues have dedicated flag outputs FF/IR, EF/OR, PAF  
and PAE  
A Composite Full/ Input Ready Flag gives status of the queue  
selected on the write port  
FEATURES  
•
The multi-queue DDR flow-control device contains 4 Queues  
each queue has a fixed size of:  
IDT72T51248 — 8,192 x 40 or 16,384 x 20 or 32,768 x 10  
IDT72T51258 — 16,384 x 40 or 32,768 x 20 or 65,536 x 10  
IDT72T51268 — 32,768 x 40 or 65,536 x 20 or 131,072 x 10  
Write to and Read from the same queue or different queues  
simultaneously via totally independent ports  
•
•
•
•
A Composite Empty/ Output Ready flag gives status of the  
queue selected on the read port  
•
•
•
Up to 200MHz operating frequency or 8Gbps throughput in SDR mode  
Up to 100MHz operating frequency or 8Gbps throughput in DDR mode  
User selectable Single Data Rate (SDR) or Double Data Rate  
(DDR) modes on both the write port and read port  
100% Bus Utilization, Read and Write on every clock cycle  
Global Bus Matching - All Queues have same Input bus width  
and same Output bus width  
•
•
•
•
•
•
Programmable Almost Empty and Almost Full flags per Queue  
Dedicated Serial Port for flag programming  
A Partial Reset is provided for each queue  
Power Down pin minimizes power consumption  
2.5V Supply Voltage  
Available in a 324-pin Plastic Ball Grid Array (PBGA)  
19mmx19mm,1mmPitch  
JTAG port provides boundary scan function and optional  
programming mode  
•
•
•
User Selectable Bus Matching options:  
- x40in to x40out  
- x20in to x40out  
- x10in to x40out  
- x40in to x20out  
- x20in to x20out  
- x10in to x20out  
- x40in to x10out  
- x20in to x10out  
- x10in to x10out  
•
•
•
Low Power, High Performance CMOS technology  
Industrial temperature range (-40°C to +85°C)  
•
•
•
All I/O is LVTTL/ HSTL/ eHSTL user selectable  
3.3V tolerant inputs in LVTTL mode  
ERCLK & EREN Echo outputs on read port  
FUNCTIONALBLOCKDIAGRAM  
MULTI-QUEUE DDR FLOW-CONTROL DEVICE  
WCLK  
WEN  
WCS  
RCLK  
REN  
RCS  
OE  
8,192 x 40  
16,384 x40  
32,768 x 40  
IS[1:0]  
OS[1:0]  
2
2
Queue 0  
8,192 x 40  
16,384 x40  
32,768 x 40  
D[39:0]  
Q[39:0]  
Queue 1  
Data In  
Data Out  
x10,x20,x40  
x10,x20,x40  
8,192 x 40  
16,384 x40  
32,768 x 40  
Queue 2  
8,192 x 40  
16,384 x40  
32,768 x 40  
EF0/OR0  
PAE0  
EF1/OR1  
PAE1  
EF2/OR2  
PAE2  
FF0/IR0  
PAF0  
FF1/IR1  
PAF1  
FF2/IR2  
PAF2  
Queue 3  
EF3/OR3  
PAE3  
FF3/IR3  
PAF3  
CEF/COR  
CFF/CIR  
6159 drw01  
FEBRUARY 20, 2009  
IDTandtheIDTlogoareregisteredtrademarksofIntegratedDeviceTechnology,Inc  
1
©
2009 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.  
DSC-6159/5  
1234567...56

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