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IDT70V7319S133DA

更新时间： 2024-10-29 19:51:19

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
22页	255K
描述
Dual-Port SRAM, 256KX18, 4.2ns, PQFP144, TQFP-144

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IDT70V7319S133DA 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	LFQFP,	针数：	144
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.81
最长访问时间：	4.2 ns	JESD-30 代码：	S-PQFP-G144
JESD-609代码：	e0	长度：	20 mm
内存密度：	4718592 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	18	湿度敏感等级：	3
功能数量：	1	端子数量：	144
字数：	262144 words	字数代码：	256000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	256KX18
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	225
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.45 V	最小供电电压 (Vsup)：	3.15 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	20	宽度：	20 mm
Base Number Matches：	1

IDT70V7319S133DA 数据手册

HIGH-SPEED 3.3V 256K x 18

SYNCHRONOUS

PRELIMINARY

IDT70V7319S

BANK-SWITCHABLE

DUAL-PORT STATIC RAM

WITH 3.3V OR 2.5V INTERFACE

Features:

◆

256K x 18 Synchronous Bank-Switchable Dual-ported

SRAM Architecture

– Data input, address, byte enable and control registers

– Self-timedwriteallowsfastcycletime

Separate byte controls for multiplexed bus and bus

matching compatibility

LVTTL- compatible, 3.3V (±150mV) power supply

for core

LVTTL compatible, selectable 3.3V (±150mV) or 2.5V

(±100mV) power supply for I/Os and control signals on

each port

Industrial temperature range (-40°C to +85°C) is

available at 133MHz.

◆

– 64 independent 4K x 18 banks

– 4 megabits of memory on chip

Bank access controlled via bank address pins

High-speed data access

◆

– Commercial: 3.6ns (166MHz)/4.2ns (133MHz) (max.)

– Industrial: 4.2ns (133MHz) (max.)

Selectable Pipelined or Flow-Through output mode

Counter enable and repeat features

Dual chip enables allow for depth expansion without

additional logic

Full synchronous operation on both ports

– 6ns cycle time, 166MHzoperation(12Gbps bandwidth)

– Fast 3.6ns clock to data out

◆

Available in a 144-pin Thin Quad Flatpack (TQFP),

208-pin fine pitch Ball Grid Array (fpBGA), and 256-pin Ball

GridArray(BGA)

◆

Supports JTAG features compliant with IEEE 1149.1

– 1.7ns setup to clock and 0.5ns hold on all control, data, and

address inputs @ 166MHz

FunctionalBlockDiagram

PL/

OPT^L

CLK^L

PL/FT^R

OPT^R

CLK^R

ADS^L

CNTEN^L

REPEAT^L

R/W^L

ADS^R

CNTEN^R

REPEAT^R

R/W^R

CE^0R

CE^1R

UB^R

LB^R

MUX

CONTROL

LOGIC

CONTROL

LOGIC

CE^0L

CE^1L

UB^L

LB^L

4Kx18

MEMORY

ARRAY

OE^L

OE^R

(BANK 0)

MUX

I/O

CONTROL

I/O

CONTROL

I/O^0L-17L

I/O^0R-17R

4Kx18

MEMORY

ARRAY

A^11R

A^0R

(BANK 1)

A^11L

A^0L

ADDRESS

DECODE

ADDRESS

DECODE

MUX

BA^5R

BA^4R

BA^3R

BA^2R

BA^1R

BA^0R

BA^5L

BA^4L

BANK

DECODE

BANK

DECODE

BA^1L

BA^0L

MUX

4Kx18

MEMORY

ARRAY

(BANK 63)

NOTE:

MUX

1. The Bank-Switchable dual-port uses a true SRAM

core instead of the traditional dual-port SRAM core.

As a result, it has unique operating characteristics.

Please refer to the functional description on page 19

for details.

5629 drw 01

TMS

TCK

TRST

TDI

TDO

JTAG

JANUARY 2001

DSC 5629/1

12 3 4 5 6 7...22

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型号	品牌	获取价格	描述	数据表
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IDT70V7319S133DD	IDT	获取价格	HIGH-SPEED 3.3V 256K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.
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