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IDT7027L25GG

更新时间： 2024-11-21 15:34:39

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
19页	181K
描述
Dual-Port SRAM, 32KX16, 25ns, CMOS, CPGA108, CERAMIC, PGA-108

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IDT7027L25GG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	PGA
包装说明：	PGA,	针数：	108
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.42
最长访问时间：	25 ns	其他特性：	INTERRUPT FLAG; SEMAPHORE; AUTOMATIC POWER-DOWN; LOW POWER STANDBY MODE
JESD-30 代码：	S-CPGA-P108	JESD-609代码：	e3
长度：	30.48 mm	内存密度：	524288 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	16
功能数量：	1	端口数量：	2
端子数量：	108	字数：	32768 words
字数代码：	32000	工作模式：	ASYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32KX16	输出特性：	3-STATE
可输出：	YES	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	PGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	5.207 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	PIN/PEG	端子节距：	2.54 mm
端子位置：	PERPENDICULAR	处于峰值回流温度下的最长时间：	30
宽度：	30.48 mm	Base Number Matches：	1

IDT7027L25GG 数据手册

HIGH-SPEED

32K x 16 DUAL-PORT

STATIC RAM

IDT7027S/L

Features

◆

IDT7027 easily expands data bus width to 32 bits or more

using the Master/Slave select when cascading more than

one device

M/S = VIH for BUSY output flag on Master,

M/S = VIL for BUSY input on Slave

True Dual-Ported memory cells which allow simultaneous

access of the same memory location

High-speed access

◆

– Commercial:15/20/25/35/55ns (max.)

– Industrial: 20/25ns (max.)

Low-power operation

◆

Busy and Interrupt Flags

On-chip port arbitration logic

– IDT7027S

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

TTL-compatible, single 5V (±10%) power supply

Available in 100-pin Thin Quad Flatpack (TQFP) and 108-pin

Ceramic PinGridArray(PGA)

Active: 750mW (typ.)

Standby: 5mW (typ.)

– IDT7027L

◆

Active: 750mW (typ.)

Standby: 1mW (typ.)

Separate upper-byte and lower-byte control for bus

◆

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

matching capability.

Dual chip enables allow for depth expansion without

◆

external logic

FunctionalBlockDiagram

R/W

CE0L

CE0R

CE1L

CE1R

I/O ^8-15L

I/O8-15R

I/O0-7R

I/O

Control

I/O

Control

0-7L

I/O

(1,2)

BUSY

32Kx16

14L

14R

Address

Decoder

Address

Decoder

MEMORY

ARRAY

7027

A0L

14L

CE0R

14R

CE0L

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CE1L

CE1R

R/W

SEM

INT

SEM

(2)

INTR

M/S⁽²⁾

3199 drw 01

NOTES:

1. BUSY is an input as a Slave (M/S=V^IL) and an output as a Master (M/S=VIH).

2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).

JULY 2004

DSC 3199/8

12 3 4 5 6 7...19

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型号	品牌	获取价格	描述	数据表
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