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ICS952001YFT

更新时间： 2024-11-21 14:51:23
品牌 Logo 应用领域
艾迪悌 - IDT 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
17页 212K
描述
Processor Specific Clock Generator, 200MHz, PDSO48, 0.300 INCH, SSOP-48

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ICS952001YFT 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：0.300 INCH, SSOP-48针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.52
JESD-30 代码：R-PDSO-G48JESD-609代码：e0
长度：15.875 mm端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：200 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：225
主时钟/晶体标称频率：14.32 MHz认证状态：Not Qualified
座面最大高度：2.794 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

ICS952001YFT 数据手册

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Integrated  
Circuit  
Systems, Inc.  
ICS952001  
Preliminary Product Preview  
Programmable Timing Control Hub™ for P4™ processor  
Recommended Application:  
Pin Configuration  
SIS 645/650 style chipsets.  
VDDREF  
**FS0/REF0  
**FS1/REF1  
**FS2/REF2  
GNDREF  
X1  
1
2
3
4
5
6
7
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VDDSD  
SDRAM  
GNDSD  
Output Features:  
CPU_STOP#*  
CPUCLKT_1  
CPUCLKC_1  
VDDCPU  
GNDCPU  
CPUCLKT_0  
CPUCLKC_0  
IREF  
GNDA  
VDDA  
SCLK  
SDATA  
PD#*/Vtt_PWRGD  
GNDAGP  
AGPCLK0  
AGPCLK1  
VDDAGP  
VDDA48  
48MHz  
24_48MHz/MULTISEL*  
GND48  
•
2 - Pairs of differential CPUCLKs (differential current mode)  
•
•
1 - SDRAM @ 3.3V  
8 - PCI @3.3V  
X2  
GNDZ  
ZCLK0  
ZCLK1  
•
•
•
•
2 - AGP @ 3.3V  
VDDZ  
*PCI_STOP#  
VDDPCI  
2 - ZCLKs @ 3.3V  
1- 48MHz, @3.3V fixed.  
1- 24/48MHz, @3.3V selectable by I2C  
(Default is 24MHz)  
**FS3/PCICLK_F0  
**FS4/PCICLK_F1  
PCICLK0  
PCICLK1  
GNDPCI  
VDDPCI  
•
3- REF @3.3V, 14.318MHz.  
PCICLK2  
PCICLK3  
PCICLK4  
PCICLK5  
GNDPCI  
Features/Benefits:  
•
Programmable output frequency, divider ratios, output  
rise/falltime, output skew.  
48-Pin 300-mil SSOP and TSSOP  
•
•
Programmable spread percentage for EMI control.  
Watchdog timer technology to reset system  
if system malfunctions.  
* These inputs have a 120K pull up to VDD.  
** These inputs have a 120K pull down to GND.  
•
•
Programmable watch dog safe frequency.  
Support I2C Index read/write and block read/write  
operations.  
•
•
•
For PC133 SDRAM system use the ICS9179-06 as the  
memory buffer.  
For DDR SDRAM system use the ICS93705 or  
ICS93722 as the memory buffer.  
Block Diagram  
Uses external 14.318MHz crystal.  
Key Specifications:  
PLL2  
48MHz  
•
•
•
PCI - PCI output skew: < 500ps  
CPU - SDRAM output skew: < 1ns  
AGP - AGP output skew: <150ps  
24_48MHz  
/ 2  
X1  
X2  
XTAL  
OSC  
REF (1:0)  
2
PLL1  
Spread  
Spectrum  
CPU  
DIVDER  
CPUCLKT (1:0)  
CPUCLKC (1:0)  
Stop  
2
Functionality  
2
B it 2 B it 7 B it 6 B it 5 B it 4  
C P U  
S D R A M Z C L K  
A G P  
ZCLK  
ZCLK (1:0)  
DIVDER  
2
6
Control  
Logic  
F S 4 F S 3 F S 2 F S 1 F S 0 (M H z )  
6 6 .6 7  
(M H z )  
6 6 .6 7  
(M H z )  
6 6 .6 7  
6 6 .6 7  
6 6 .6 7  
6 6 .6 7  
6 0 .0 0  
6 2 .5 0  
6 6 .6 7  
8 0 .0 0  
6 6 .6 7  
6 2 .5 0  
7 1 .4 3  
6 6 .6 7  
6 6 .6 7  
6 3 .3 3  
6 3 .3 3  
5 0 .0 0  
(M H z )  
6 6 . 6 7  
6 6 . 6 7  
6 6 . 6 7  
6 6 . 6 7  
6 0 . 0 0  
6 2 . 5 0  
6 6 . 6 7  
6 6 . 6 7  
6 6 . 6 7  
6 2 . 5 0  
8 3 . 3 3  
6 6 . 6 7  
6 6 . 6 7  
6 3 . 3 3  
6 3 . 3 3  
5 0 . 0 0  
SDATA  
SCLK  
FS (4:0)  
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
PCI  
DIVDER  
Stop  
PCICLK (9:0)  
PCICLK_F (1:0)  
AGP (1:0)  
1 0 0 .0 0 1 0 0 . 0 0  
1 0 0 .0 0 2 0 0 . 0 0  
1 0 0 .0 0 1 3 3 . 3 3  
1 0 0 .0 0 1 5 0 . 0 0  
1 0 0 .0 0 1 2 5 . 0 0  
1 0 0 .0 0 1 6 0 . 0 0  
1 0 0 .0 0 1 3 3 . 3 3  
1 0 0 .0 0 2 0 0 . 0 0  
1 0 0 .0 0 1 6 6 . 6 7  
1 0 0 .0 0 1 6 6 . 6 7  
8 0 .0 0  
8 0 .0 0  
9 5 .0 0  
9 5 .0 0  
6 6 .6 7  
PD#  
PCI_STOP#  
CPU_STOP#  
MULTISEL  
PD#/Vtt_PWRGD  
2
2
Config.  
Reg.  
AGP  
DIVDER  
I REF  
Power Groups  
VDDCPU = CPU  
1 3 3 . 3 3  
1 3 3 . 3 3  
9 5 .0 0  
1 2 6 . 6 7  
6 6 .6 7  
VDDPCI = PCICLK_F, PCICLK  
VDDSD = SDRAM  
AVDD48 = 48MHz, 24MHz, fixed PLL  
AVDD = Analog Core PLL  
VDDAGP= AGP  
Note: For additional margin testing frequencies, refer to Byte 4  
VDDREF = Xtal, REF  
VDDZ = ZCLK  
952001 Rev  
A 01/24/02  
1234567...17

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