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ICS952003YGLFT

更新时间： 2024-11-21 19:57:31
品牌 Logo 应用领域
艾迪悌 - IDT 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
18页 198K
描述
Processor Specific Clock Generator, 200MHz, PDSO48, MO-153, TSSOP-48

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ICS952003YGLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.33
其他特性：ALSO REQUIRES 3.3V SUPPLYJESD-30 代码：R-PDSO-G48
JESD-609代码：e3长度：12.5 mm
端子数量：48最高工作温度：70 °C
最低工作温度：最大输出时钟频率：200 MHz
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：14.32 MHz
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压：2.625 V最小供电电压：2.375 V
标称供电电压：2.5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：6.1 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

ICS952003YGLFT 数据手册

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Integrated  
Circuit  
Systems, Inc.  
ICS952003  
Preliminary Product Review  
Programmable Timing Control Hub™ for P4™ processor  
Recommended Application:  
Pin Configuration  
SIS 645/650 style chipsets.  
VDDREF  
**FS0/REF0  
**FS1/REF1  
**FS2/REF2  
GNDREF  
X1  
1
2
3
4
5
6
7
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VDDSD  
SDRAM  
GNDSD  
Output Features:  
CPU_STOP#*  
CPUCLKT_1  
CPUCLKC_1  
VDDCPU  
GNDCPU  
CPUCLKT_0  
CPUCLKC_0  
IREF  
GNDA  
VDDA  
SCLK  
SDATA  
PD#*/Vtt_PWRGD  
GNDAGP  
AGPCLK0  
AGPCLK1  
VDDAGP  
VDDA48  
48MHz  
24_48MHz/MULTISEL*  
GND48  
•
2 - Pairs of differential CPUCLKs (differential current mode)  
•
•
1 - SDRAM @ 3.3V  
8 - PCI @3.3V  
X2  
GNDZ  
ZCLK0  
ZCLK1  
•
•
•
•
2 - AGP @ 3.3V  
VDDZ  
*PCI_STOP#  
VDDPCI  
2 - ZCLKs @ 3.3V  
1- 48MHz, @3.3V fixed.  
1- 24/48MHz, @3.3V selectable by I2C  
(Default is 24MHz)  
**FS3/PCICLK_F0  
**FS4/PCICLK_F1  
PCICLK0  
PCICLK1  
GNDPCI  
VDDPCI  
•
3- REF @3.3V, 14.318MHz.  
PCICLK2  
PCICLK3  
PCICLK4  
PCICLK5  
GNDPCI  
Features/Benefits:  
•
Selectable asynchronous/synchronous SDRAM, AGP,  
ZCLK and PCI outputs  
48-Pin 300-mil SSOP  
•
Programmable output frequency, divider ratios, output rise/  
falltime, output skew.  
* These inputs have a 120K pull up to VDD.  
** These inputs have a 120K pull down to GND.  
•
•
Programmable spread percentage for EMI control.  
Watchdog timer technology to reset system  
if system malfunctions.  
•
•
Programmable watch dog safe frequency.  
Block Diagram  
Support I2C Index read/write and block read/write  
operations.  
•
•
•
For PC133 SDRAM system use the ICS9179-16 as the  
memory buffer.  
For DDR SDRAM system use the ICS93705 or  
ICS93722 as the memory buffer.  
PLL2  
48MHz  
24_48MHz  
/ 2  
X1  
X2  
XTAL  
OSC  
REF (1:0)  
2
Uses external 14.318MHz crystal.  
Key Specifications:  
PLL1  
Spread  
Spectrum  
CPU  
DIVDER  
CPUCLKT (1:0)  
CPUCLKC (1:0)  
Stop  
2
•
•
•
PCI - PCI output skew: < 500ps  
CPU - SDRAM output skew: < 1ns  
AGP - AGP output skew: <150ps  
2
ZCLK  
DIVDER  
ZCLK (1:0)  
2
6
Control  
Logic  
Functionality  
SDATA  
SCLK  
FS (4:0)  
PCI  
DIVDER  
Stop  
PCICLK (9:0)  
PCICLK_F (1:0)  
AGP (1:0)  
Bit 2 Bit 7 Bit 6 Bit 5 Bit 4 CPU SDRAM ZCLK  
AGP  
PCI  
FS4 FS3 FS2 FS1 FS0 (MHz) (MHz) (MHz) (MHz)  
(MHz)  
33.33  
33.33  
33.33  
33.33  
30.00  
31.25  
33.33  
33.33  
33.33  
31.25  
41.67  
33.33  
33.33  
31.67  
31.67  
25.00  
2
2
PD#  
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
AGP  
DIVDER  
66.67  
66.67 66.67  
66.67  
66.67  
66.67  
66.67  
60.00  
62.50  
66.67  
66.67  
66.67  
62.50  
83.33  
66.67  
66.67  
63.33  
63.33  
50.00  
PCI_STOP#  
CPU_STOP#  
MULTISEL  
PD#/Vtt_PWRGD  
100.00 100.00 66.67  
100.00 200.00 66.67  
100.00 133.33 66.67  
100.00 150.00 60.00  
100.00 125.00 62.50  
100.00 160.00 66.67  
100.00 133.33 80.00  
100.00 200.00 66.67  
100.00 166.67 62.50  
100.00 166.67 71.43  
80.00 133.33 66.67  
80.00 133.33 66.67  
Config.  
Reg.  
SDRAM  
DIVDER  
SDRAM  
I REF  
Power Groups  
VDDCPU = CPU  
VDDPCI = PCICLK_F, PCICLK  
VDDSD = SDRAM  
95.00  
95.00 126.67 63.33  
66.67 66.67 50.00  
95.00 63.33  
AVDD48 = 48MHz, 24MHz, fixed PLL  
AVDD = Analog Core PLL  
VDDAGP= AGP  
Note: For additional margin testing frequencies, refer to Byte 4  
VDDREF = Xtal, REF  
VDDZ = ZCLK  
0488B—04/09/02  
PRODUCT PREVIEW documents contain information on new products in the sampling or preproduction phase of development. Characteristic data and other specifications are subject to  
changewithoutnotice.  
1234567...18

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与ICS952003YGLFT相关器件

型号 品牌 获取价格 描述 数据表
ICS952003YGT IDT

获取价格

 		Processor Specific Clock Generator, 200MHz, PDSO48, MO-153, TSSOP-48
ICS952004 ICSI

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 		Programmable Timing Control Hub⑩ for P4⑩ proc
ICS952004AF IDT

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 		Clock Generator, PDSO48
ICS952004AFLF IDT

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 		Clock Generator, PDSO48
ICS952004AFLFT IDT

获取价格

 		Clock Generator, PDSO48
ICS952004FT IDT

获取价格

 		Clock Generator, CMOS, PDSO48
ICS952004YFLFT IDT

获取价格

 		Processor Specific Clock Generator, 200MHz, PDSO48, 0.300 INCH, LEAD FREE, MO-118, SSOP-48
ICS952004YFT IDT

获取价格

 		Processor Specific Clock Generator, 200MHz, PDSO48, 0.300 INCH, MO-118, SSOP-48
ICS952011 ICSI

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 		Programmable Timing Control Hub for P4 processor
ICS952011FT IDT

获取价格

 		Clock Generator, PDSO48

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