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ICS91309YMILF-T

更新时间： 2024-09-17 19:55:51
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
9页 106K
描述
PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO16, 0.150 INCH, SOIC-16

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ICS91309YMILF-T 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP,针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.4输入调节：STANDARD
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：9.9 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
功能数量：1反相输出次数：
端子数量：16实输出次数：8
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
传播延迟（tpd）：0.7 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.215 ns座面最大高度：1.75 mm
最大供电电压 (Vsup)：3.63 V最小供电电压 (Vsup)：2.97 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：3.9 mm最小 fmax：133 MHz
Base Number Matches：1

ICS91309YMILF-T 数据手册

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ICS91309I  
Integrated  
Circuit  
Systems,Inc.  
High Performance Communication Buffer  
General Description  
Features  
The ICS91309I is a high performance, low skew, low jitter  
zero delay buffer. It uses a phase lock loop (PLL)  
technologytoalign, inbothphaseandfrequency, theREF  
input with the CLKOUT signal. It is designed to distribute  
high speed clocks in communication systems operating  
at speeds from 10 to 133 MHz.  
•
•
•
•
Zero input - output delay  
Frequency range 10 - 133 MHz (3.3V)  
5V tolerant input REF  
High loop filter bandwidth ideal for Spread Spectrum  
applications.  
Less than 125 ps cycle to cycle Jitter  
Skew controlled outputs  
Available in 16 pin, 150 mil SSOP, SOIC & 4.40mm  
TSSOP packages  
•
•
•
The ICS91309I provides synchronization between the  
input and output. The synchronization is established via  
CLKOUTfeedbacktotheinputofthePLL. Sincetheskew  
between the input and output is less than +/- 350 pS, the  
part acts as a zero delay buffer.  
•
•
•
Skew:Group-to-Group:<215ps  
Skew within Group: <100 ps  
Industrial temperature range: -40°C to +85°C  
ICS91309I has two banks of four outputs controlled by  
two address lines. Depending on the selected address  
line, bank B or both banks can be put in a tri-state mode.  
In this mode, the PLL is still running and only the output  
buffers are put in a high impedance mode. The test mode  
shuts off the PLL and connects the input directly to the  
output buffers (see table below for functionality).  
Pin Configuration  
REF  
CLKA1  
CLKA2  
VDD  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
CLKOUT  
CLKA4  
CLKA3  
VDD  
ICS91309I comes in a 16-pin 150 mil SOIC, SSOP or  
4.40mm TSSOP package. In the absence of REF input,  
thedevicewillenterapowerdownmode. Inthismode, the  
PLL is turned off and the output buffers are pulled low.  
Powerdownmodeprovidesthelowestpowerconsumption  
for a standby condition.  
GND  
GND  
CLKB1  
CLKB2  
FS2  
CLKB4  
CLKB3  
FS1  
16 pin SSOP, SOIC & TSSOP  
Block Diagram  
Functionality  
Ouput  
Source Shutdown  
PLL  
FS2 FS1 CLKA(1:4) CLKB(1:4) CLKOUT  
0
0
0
1
Tristate  
Driven  
PLL  
Tristate  
Tristate  
PLL  
Driven  
Driven  
PLL  
PLL  
PLL  
N
N
1
1
0
1
Bypass  
Mode  
Driven  
Bypass  
Mode  
Driven  
Bypass  
Mode  
Driven  
REF  
PLL  
Y
N
0770B—02/02/04  
1234567...9

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与ICS91309YMILF-T相关器件

型号 品牌 获取价格 描述 数据表
ICS91309YM-T IDT

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 		PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO16, 0.150 INCH, SOIC-1
ICS9131 IDT

获取价格

 		32 KhZ Motherboard Frequency Generator
ICS9131 ICSI

获取价格

 		32 KhZ Motherboard Frequency Generator
ICS9131-01CM ETC

获取价格

 		CPU System Clock Generator
ICS9131-01CN ETC

获取价格

 		CPU System Clock Generator
ICS9131-01CN16 ICSI

获取价格

 		32 KhZ Motherboard Frequency Generator
ICS9131-01CN16LF IDT

获取价格

 		Processor Specific Clock Generator, 80.19MHz, CMOS, PDIP16, PLASTIC, DIP-16
ICS9131-01CN16W IDT

获取价格

 		Processor Specific Clock Generator, 100MHz, PDIP16, 0.600 INCH, PLASTIC, DIP-16
ICS9131-01CS16 ICSI

获取价格

 		32 KhZ Motherboard Frequency Generator
ICS9131-01CS16W IDT

获取价格

 		Processor Specific Clock Generator, 80.19MHz, CMOS, PDSO16, 0.300 INCH, SOIC-16

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