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HY57V561620CLTP-P

更新时间： 2024-11-27 04:12:15

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海力士 - HYNIX		存储内存集成电路光电二极管动态存储器时钟
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4 Banks x 4M x 16Bit Synchronous DRAM

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HY57V561620CLTP-P 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSOP2	包装说明：	TSOP2, TSOP54,.46,32
针数：	54	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.24
风险等级：	5.73	Is Samacsys：	N
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	6 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	100 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G54	JESD-609代码：	e6
长度：	22.238 mm	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	16
功能数量：	1	端口数量：	1
端子数量：	54	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16MX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSOP54,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	8192	座面最大高度：	1.194 mm
自我刷新：	YES	连续突发长度：	1,2,4,8,FP
最大待机电流：	0.001 A	子类别：	DRAMs
最大压摆率：	0.2 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Bismuth (Sn/Bi)
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	20
宽度：	10.16 mm	Base Number Matches：	1

HY57V561620CLTP-P 数据手册

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HY57V561620C(L)T(P)

4 Banks x 4M x 16Bit Synchronous DRAM

DESCRIPTION

The HY57V561620C(L)T(P) Series is a 268,435,456bit CMOS Synchronous DRAM, ideally suited for the main memory applications

which require large memory density and high bandwidth. HY57V561620C(L)T(P) Series is organized as 4banks of 4,194,304x16.

HY57V561620C(L)T(P) Series is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and outputs

are synchronized with the rising edge of the clock input. The data paths are internally pipelined to achieve very high bandwidth. All input

and output voltage levels are compatible with LVTTL.

Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write cycles initiated by

a single control command (Burst length of 1,2,4,8 or full page), and the burst count sequence(sequential or interleave). A burst of read or

write cycles in progress can be terminated by a burst terminate command or can be interrupted and replaced by a new burst read or

write command on any cycle. (This pipelined design is not restricted by a `2N` rule.)

FEATURES

•

Single 3.3±0.3V power supply

•

Auto refresh and self refresh

All device pins are compatible with LVTTL interface

8192 refresh cycles / 64ms

JEDEC standard 400mil 54pin TSOP-II with 0.8mm of pin

pitch (Leaded Package or Lead Free Package)

Programmable Burst Length and Burst Type

- 1, 2, 4, 8 or Full page for Sequential Burst

- 1, 2, 4 or 8 for Interleave Burst

•

All inputs and outputs referenced to positive edge of system

clock

•

Data mask function by UDQM, LDQM

Internal four banks operation

•

Programmable CAS Latency ; 2, 3 Clocks

ORDERING INFORMATION

Part No.

Clock Frequency

Power

Organization

Interface

400mil 54pin TSOP II

HY57V561620C(L)T(P)-6

HY57V561620C(L)T(P)-7

HY57V561620C(L)T(P)-K

HY57V561620C(L)T(P)-H

HY57V561620C(L)T(P)-8

HY57V561620C(L)T(P)-P

HY57V561620C(L)T(P)-S

166MHz

143MHz

133MHz

125MHz

100MHz

(Normal)

Low Power

(Leaded)

Lead Free

4Banks x 4Mbits x16

LVTTL

Note :

1. HY57V561620CT Series

: Nomal power & Leaded 54Pin TSOP II

2. HY57V561620CLT Series : Low power & Leaded 54Pin TSOP II

3. HY57V561620CTP Series : Nomal power & Lead Free 54Pin TSOP II

4. HY57V561620CLTP Series : Low power & Lead Free 54Pin TSOP II

This document is a general product description and is subject to change without notice. Hynix Semiconductor Inc. does not assume any responsibility for

use of circuits described. No patent licenses are implied.

Rev. 0.5 / June 2004

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型号	品牌	获取价格	描述	数据表
HY57V561620CLTP-S	HYNIX	获取价格	4 Banks x 4M x 16Bit Synchronous DRAM
HY57V561620CLT-S	HYNIX	获取价格	4 Banks x 4M x 16Bit Synchronous DRAM
HY57V561620CLT-SI	HYNIX	获取价格	Synchronous DRAM, 16MX16, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V561620CT	ETC	获取价格	16Mx16\|3.3V\|8K\|6/K/H/8/P/S\|SDR SDRAM - 256M
HY57V561620CT-6	HYNIX	获取价格	4 Banks x 4M x 16Bit Synchronous DRAM
HY57V561620CT-6I	HYNIX	获取价格	Synchronous DRAM, 16MX16, 5.4ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V561620CT-7	HYNIX	获取价格	4 Banks x 4M x 16Bit Synchronous DRAM
HY57V561620CT-8	HYNIX	获取价格	4 Banks x 4M x 16Bit Synchronous DRAM
HY57V561620CT-8I	HYNIX	获取价格	Synchronous DRAM, 16MX16, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V561620CT-H	HYNIX	获取价格	4 Banks x 4M x 16Bit Synchronous DRAM

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