5秒后页面跳转
捷配首页

Datasheet > 存储 > SRAM> GS8342T09E-250
GS8342T09E-250 PDF预览

GS8342T09E-250

更新时间： 2024-11-18 05:10:51
品牌 Logo 应用领域
GSI 存储内存集成电路静态存储器双倍数据速率
页数 文件大小 规格书
37页 1722K
描述
36Mb SigmaCIO DDR-II Burst of 2 SRAM

阅读下载

中文翻译

获取价格

GS8342T09E-250 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：BGA
包装说明：LBGA,针数：165
Reach Compliance Code：compliantECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.79
Is Samacsys：N最长访问时间：0.45 ns
其他特性：PIPELINED ARCHITECTUREJESD-30 代码：R-PBGA-B165
长度：17 mm内存密度：37748736 bit
内存集成电路类型：STANDARD SRAM内存宽度：9
湿度敏感等级：3功能数量：1
端子数量：165字数：4194304 words
字数代码：4000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：4MX9封装主体材料：PLASTIC/EPOXY
封装代码：LBGA封装形状：RECTANGULAR
封装形式：GRID ARRAY, LOW PROFILE并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
座面最大高度：1.4 mm最大供电电压 (Vsup)：1.9 V
最小供电电压 (Vsup)：1.7 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：15 mm
Base Number Matches：1

GS8342T09E-250 数据手册

 浏览型号GS8342T09E-250的Datasheet PDF文件第2页浏览型号GS8342T09E-250的Datasheet PDF文件第3页浏览型号GS8342T09E-250的Datasheet PDF文件第4页浏览型号GS8342T09E-250的Datasheet PDF文件第5页浏览型号GS8342T09E-250的Datasheet PDF文件第6页浏览型号GS8342T09E-250的Datasheet PDF文件第7页 
Preliminary  
GS8342T08/09/18/36E-333/300/267*/250/200/167  
167 MHz–333 MHz  
165-Bump BGA  
Commercial Temp  
Industrial Temp  
36Mb SigmaCIO DDR-II  
Burst of 2 SRAM  
1.8 V V  
DD  
1.8 V and 1.5 V I/O  
Features  
• Simultaneous Read and Write SigmaCIO™ Interface  
• Common I/O bus  
• JEDEC-standard pinout and package  
• Double Data Rate interface  
• Byte Write (x36 and x18) and Nybble Write (x8) function  
• Burst of 2 Read and Write  
• 1.8 V +100/–100 mV core power supply  
• 1.5 V or 1.8 V HSTL Interface  
• Pipelined read operation with self-timed Late Write  
• Fully coherent read and write pipelines  
• ZQ pin for programmable output drive strength  
• IEEE 1149.1 JTAG-compliant Boundary Scan  
• 165-bump, 15 mm x 17 mm, 1 mm bump pitch BGA package  
• RoHS-compliant 165-bump BGA package available  
• Pin-compatible with present 9Mb and 18Mb and future 72Mb  
and 144Mb devices  
Bottom View  
165-Bump, 15 mm x 17 mm BGA  
1 mm Bump Pitch, 11 x 15 Bump Array  
SigmaCIO™ Family Overview  
clock inputs, not differential inputs. If the C clocks are tied  
high, the K clocks are routed internally to fire the output  
registers instead.  
The GS8342T08/09/18/36E are built in compliance with the  
SigmaCIO DDR-II SRAM pinout standard for Common I/O  
synchronous SRAMs. They are 37,748,736-bit (36Mb)  
SRAMs. The GS8342T08/09/18/36E SigmaCIO SRAMs are  
just one element in a family of low power, low voltage HSTL  
I/O SRAMs designed to operate at the speeds needed to  
implement economical high performance networking systems.  
Common I/O x36 and x18 SigmaCIO DDR-II B2 RAMs  
always transfer data in two packets. When a new address is  
loaded, A0 presets an internal 1 bit address counter. The  
counter increments by 1 (toggles) for each beat of a burst of  
two data transfer.  
Clocking and Addressing Schemes  
Common I/O x8 SigmaCIO DDR-II B2 RAMs always transfer  
data in two packets. When a new address is loaded, the LSB  
is internally set to 0 for the first read or write transfer, and  
incremented by 1 for the next transfer. Because the LSB is  
tied off internally, the address field of a x8 SigmaCIO DDR-II  
B4 RAM is always one address pin less than the advertised  
index depth (e.g., the 8M x 8 has a 2M addressable index).  
The GS8342T08/09/18/36E SigmaCIO DDR-II SRAMs are  
synchronous devices. They employ two input register clock  
inputs, K and K. K and K are independent single-ended clock  
inputs, not differential inputs to a single differential clock input  
buffer. The device also allows the user to manipulate the  
output register clock inputs quasi independently with the C and  
C clock inputs. C and C are also independent single-ended  
Parameter Synopsis  
-333  
-300  
-267*  
-250  
-200  
-167  
tKHKH  
tKHQV  
3.0 ns  
3.3 ns  
3.75 ns  
4.0 ns  
5.0 ns  
6.0 ns  
0.5 ns  
0.45 ns 0.45 ns 0.45 ns 0.45 ns 0.45 ns  
* The 267 MHz speed bin is only available on the x18 part.  
Rev: 1.02 8/2005  
1/37  
© 2003, GSI Technology  
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  
1234567...37

中文翻译

下载PDF

与GS8342T09E-250相关器件

型号 品牌 获取价格 描述 数据表
GS8342T09E-250I GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09E-250IT GSI

获取价格

 		暂无描述
GS8342T09E-300 GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09E-300I GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09E-333 GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09E-333I GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09GE-167 GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09GE-167I GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09GE-200 GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM
GS8342T09GE-200I GSI

获取价格

 		36Mb SigmaCIO DDR-II Burst of 2 SRAM

与GS8342T09E-250相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证