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GM71V65163AJ-5

更新时间： 2024-02-12 12:33:35
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其他 - ETC 动态存储器
页数 文件大小 规格书
24页 397K
描述
x16 EDO Page Mode DRAM

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GM71V65163AJ-5 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
Reach Compliance Code：unknown风险等级：5.82
访问模式：FAST PAGE WITH EDO最长访问时间：50 ns
其他特性：RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESHI/O 类型：COMMON
JESD-30 代码：R-PDSO-J50JESD-609代码：e0
内存密度：67108864 bit内存集成电路类型：EDO DRAM
内存宽度：16功能数量：1
端口数量：1端子数量：50
字数：4194304 words字数代码：4000000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：4MX16
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SOJ封装等效代码：SOJ50(UNSPEC)
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
认证状态：Not Qualified刷新周期：4096
自我刷新：NO最大待机电流：0.0005 A
子类别：DRAMs最大压摆率：0.2 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

GM71V65163AJ-5 数据手册

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GM71V65163A  
GM71VS65163AL  
LG Semicon  
Capacitance (VCC = 3.3V+/-10%, TA = 25C)  
Symbol  
CI1  
Parameter  
Typ  
Max  
Unit  
§Ü  
Note  
1
-
Input Capacitance (Address)  
Input Capacitance (Clocks)  
Output Capacitance (Data-in,Data-Out)  
5
7
7
§Ü  
CI2  
-
-
1
§Ü  
CI/O  
1, 2  
Note: 1. Capacitance measured with Boonton Meter or effective capacitance measuring method.  
2. RAS, UCAS and LCAS = VIH to disable DOUT.  
AC Characteristics (VCC = 3.3V+/-10%, TA = 0 ~ 70C, Notes 1,2,19,20)  
Test Conditions  
Input rise and fall times : 2ns  
Input level : VIL/VIH = 0.0/3.0V  
Input timing reference levels : VIL/VIH = 0.8/2.0V  
Output timing reference levels : VOL/VOH = 0.8/2.0V  
Output load : 1 TTL gate+CL (100pF)  
(Including scope and jig)  
Read, Write, Read-Modify-Write and Refresh Cycles (Common Parameters)  
GM71V(S)65163A/AL-5 GM71V(S)65163A/AL-6  
Symbol  
Parameter  
Notes  
Unit  
Min  
84  
Min  
Max  
Max  
104  
-
-
-
-
§À  
§À  
§À  
§À  
§À  
§À  
§À  
§À  
t
RC  
RP  
Random Read or Write Cycle Time  
RAS Precharge Time  
30  
40  
t
8
-
10000  
10000  
-
10  
60  
10  
0
-
24  
CAS Precharge Time  
tCP  
50  
10000  
tRAS  
tCAS  
tASR  
tRAH  
tASC  
tCAH  
tRCD  
tRAD  
tRSH  
tCSH  
tCRP  
tODD  
tDZO  
t
DZC  
RAS Pulse Width  
10000  
8
0
CAS Pulse Width  
-
-
Row Address Set-up Time  
Row Address Hold Time  
Column Address Set-up Time  
Column Address Hold Time  
RAS to CAS Delay Time  
RAS to Column Address Delay Time  
RAS Hold Time  
10  
0
8
-
-
21  
0
-
10  
8
-
-
§À  
§À  
21  
3
14  
12  
17  
12  
10  
13  
35  
5
37  
25  
-
45  
30  
-
4
§À  
§À  
§À  
§À  
40  
5
-
-
-
CAS Hold Time  
-
22  
CAS to RAS Precharge Time  
OE to DIN Delay Time  
OE Delay Time from DIN  
15  
13  
0
-
-
-
-
§À  
§À  
§À  
5
6
0
0
-
-
0
6
7
CAS Delay Time from DIN  
TransitionTime (Rise and Fall)  
Refresh Period  
50  
tT  
2
-
2
-
§À  
§Â  
§Â  
50  
64  
4096  
cycles  
tREF  
64  
4096  
cycles  
-
-
Refresh Period ( L-Version )  
128  
128  
4
1234567...24

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