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ESD7004

更新时间： 2024-02-04 05:01:53
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安森美 - ONSEMI /
页数 文件大小 规格书
9页 1090K
描述
Transient Voltage Suppressors

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ESD7004 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active零件包装代码：DFN
包装说明：UDFN-10针数：10
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8541.10.00.50Factory Lead Time：1 week
风险等级：0.88Samacsys Confidence：4
Samacsys Status：ReleasedSamacsys PartID：242235
Samacsys Pin Count：10Samacsys Part Category：Undefined or Miscellaneous
Samacsys Package Category：OtherSamacsys Footprint Name：UDFN10_CASE_517BB
Samacsys Released Date：2017-06-06 16:33:04Is Samacsys：N
最小击穿电压：5.5 V击穿电压标称值：5.5 V
外壳连接：ANODE最大钳位电压：15.6 V
配置：COMMON ANODE, 4 ELEMENTS二极管元件材料：SILICON
二极管类型：TRANS VOLTAGE SUPPRESSOR DIODEJESD-30 代码：R-PDSO-N10
JESD-609代码：e3湿度敏感等级：1
元件数量：4端子数量：10
最高工作温度：125 °C最低工作温度：-55 °C
封装主体材料：PLASTIC/EPOXY封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
极性：UNIDIRECTIONAL认证状态：Not Qualified
参考标准：IEC-61000-4-2最大重复峰值反向电压：5 V
子类别：Transient Suppressors表面贴装：YES
技术：AVALANCHE端子面层：Matte Tin (Sn) - annealed
端子形式：NO LEAD端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

ESD7004 数据手册

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ESD7004  
IEC61000−4−2 Waveform  
IEC 61000−4−2 Spec.  
I
peak  
Test  
Voltage  
(kV)  
First Peak  
Current  
(A)  
100%  
90%  
Current at  
30 ns (A)  
Current at  
60 ns (A)  
Level  
1
2
3
4
2
4
6
8
7.5  
15  
4
8
2
4
6
8
I @ 30 ns  
22.5  
30  
12  
16  
I @ 60 ns  
10%  
t
P
= 0.7 ns to 1 ns  
Figure 3. IEC61000−4−2 Spec  
Oscilloscope  
ESD Gun  
TVS  
50 W  
Cable  
50 W  
Figure 4. Diagram of ESD Clamping Voltage Test Setup  
The following is taken from Application Note  
AND8308/D − Interpretation of Datasheet Parameters  
for ESD Devices.  
systems such as cell phones or laptop computers it is not  
clearly defined in the spec how to specify a clamping voltage  
at the device level. ON Semiconductor has developed a way  
to examine the entire voltage waveform across the ESD  
protection diode over the time domain of an ESD pulse in the  
form of an oscilloscope screenshot, which can be found on  
the datasheets for all ESD protection diodes. For more  
information on how ON Semiconductor creates these  
screenshots and how to interpret them please refer to  
AND8307/D.  
ESD Voltage Clamping  
For sensitive circuit elements it is important to limit the  
voltage that an IC will be exposed to during an ESD event  
to as low a voltage as possible. The ESD clamping voltage  
is the voltage drop across the ESD protection diode during  
an ESD event per the IEC61000−4−2 waveform. Since the  
IEC61000−4−2 was written as a pass/fail spec for larger  
100  
t
r
PEAK VALUE I  
@ 8 ms  
RSM  
90  
80  
70  
60  
50  
40  
30  
20  
PULSE WIDTH (t ) IS DEFINED  
P
AS THAT POINT WHERE THE  
PEAK CURRENT DECAY = 8 ms  
HALF VALUE I /2 @ 20 ms  
RSM  
t
P
10  
0
0
20  
40  
t, TIME (ms)  
60  
80  
Figure 5. 8 X 20 ms Pulse Waveform  
http://onsemi.com  
3
1234567...9

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