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EPM3064ATC100-10

更新时间： 2024-02-12 04:56:52
品牌 Logo 应用领域
阿尔特拉 - ALTERA 时钟输入元件可编程逻辑
页数 文件大小 规格书
46页 422K
描述
EE PLD, 10ns, 64-Cell, CMOS, PQFP100, TQFP-100

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EPM3064ATC100-10 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：LFQFP, TQFP100,.63SQReach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.2其他特性：YES
最大时钟频率：100 MHz系统内可编程：YES
JESD-30 代码：S-PQFP-G100JESD-609代码：e3
JTAG BST：YES长度：14 mm
专用输入次数：I/O 线路数量：66
宏单元数：64端子数量：100
最高工作温度：70 °C最低工作温度：
组织：0 DEDICATED INPUTS, 66 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：TQFP100,.63SQ封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2.5/3.3,3.3 V可编程逻辑类型：EE PLD
传播延迟：10 ns认证状态：Not Qualified
座面最大高度：1.27 mm子类别：Programmable Logic Devices
最大供电电压：3.6 V最小供电电压：3 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：14 mm
Base Number Matches：1

EPM3064ATC100-10 数据手册

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MAX 3000A  
Programmable Logic  
Device Family  
®
June 2006, ver. 3.5  
Data Sheet  
■
■
High–performance, low–cost CMOS EEPROM–based programmable  
logic devices (PLDs) built on a MAX® architecture (see Table 1)  
3.3-V in-system programmability (ISP) through the built–in  
IEEE Std. 1149.1 Joint Test Action Group (JTAG) interface with  
advanced pin-locking capability  
Features...  
–
ISP circuitry compliant with IEEE Std. 1532  
■
■
Built–in boundary-scan test (BST) circuitry compliant with  
IEEE Std. 1149.1-1990  
Enhanced ISP features:  
–
–
–
Enhanced ISP algorithm for faster programming  
ISP_Done bit to ensure complete programming  
Pull-up resistor on I/O pins during in–system programming  
■
■
High–density PLDs ranging from 600 to 10,000 usable gates  
4.5–ns pin–to–pin logic delays with counter frequencies of up to  
227.3 MHz  
■
■
MultiVoltTM I/O interface enabling the device core to run at 3.3 V,  
while I/O pins are compatible with 5.0–V, 3.3–V, and 2.5–V logic  
levels  
Pin counts ranging from 44 to 256 in a variety of thin quad flat pack  
(TQFP), plastic quad flat pack (PQFP), plastic J–lead chip carrier  
(PLCC), and FineLine BGATM packages  
■
■
Hot–socketing support  
Programmable interconnect array (PIA) continuous routing structure  
for fast, predictable performance  
■
Industrial temperature range  
Table 1. MAX 3000A Device Features  
Feature  
EPM3032A  
EPM3064A  
EPM3128A  
EPM3256A  
EPM3512A  
Usable gates  
Macrocells  
600  
32  
2
1,250  
64  
2,500  
128  
8
5,000  
256  
16  
10,000  
512  
Logic array blocks  
4
32  
Maximum user I/O  
pins  
34  
66  
98  
161  
208  
t
t
t
f
PD (ns)  
4.5  
2.9  
4.5  
2.8  
5.0  
3.3  
7.5  
5.2  
7.5  
5.6  
SU (ns)  
CO1 (ns)  
CNT (MHz)  
3.0  
3.1  
3.4  
4.8  
4.7  
227.3  
222.2  
192.3  
126.6  
116.3  
Altera Corporation  
1
DS-MAX3000A-3.5  
 
1234567...46

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EPM3064ATC100-10 替代型号

型号 品牌 替代类型 描述 数据表
EPM3064ATC100-4N ALTERA

完全替代

 EE PLD, 4.5ns, 64-Cell, CMOS, PQFP100, TQFP-100
EPM3064ATC100-7N ALTERA

完全替代

 Programmable Logic Device Family
EPM3064ATC100-10N ALTERA

完全替代

 Programmable Logic Device Family

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型号 品牌 获取价格 描述 数据表
EPM3064ATC100-10N INTEL

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 		EE PLD, 10ns, 64-Cell, CMOS, PQFP100, TQFP-100
EPM3064ATC100-10N ALTERA

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 		Programmable Logic Device Family
EPM3064ATC100-4 ALTERA

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 		Programmable Logic Device Family
EPM3064ATC100-4 INTEL

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 		EE PLD, 4.5ns, 64-Cell, CMOS, PQFP100, TQFP-100
EPM3064ATC100-4N INTEL

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 		EE PLD, 4.5ns, 64-Cell, CMOS, PQFP100, TQFP-100
EPM3064ATC100-4N ALTERA

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 		EE PLD, 4.5ns, 64-Cell, CMOS, PQFP100, TQFP-100
EPM3064ATC100-5N ALTERA

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 		High–performance, low–cost CMOS EEPROM–
EPM3064ATC100-7 ALTERA

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 		EE PLD, 7.5ns, 64-Cell, CMOS, PQFP100, TQFP-100
EPM3064ATC100-7N ALTERA

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 		Programmable Logic Device Family
EPM3064ATC100-7N INTEL

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 		EE PLD, 7.5ns, 64-Cell, CMOS, PQFP100, TQFP-100

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