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EPM2210F100I3ES

更新时间： 2024-09-10 06:49:43
品牌 Logo 应用领域
英特尔 - INTEL LTE输入元件可编程逻辑
页数 文件大小 规格书
98页 1060K
描述
Flash PLD, PBGA100, 11 X 11 MM, 1 MM PITCH, FBGA-100

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EPM2210F100I3ES 技术参数

是否Rohs认证： 不符合生命周期：Active
包装说明：BGA,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.37
其他特性：IT CAN ALSO OPERATE AT 3.3VJESD-30 代码：S-PBGA-B100
JESD-609代码：e0专用输入次数：
I/O 线路数量：端子数量：100
组织：0 DEDICATED INPUTS, 0 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：NOT SPECIFIED可编程逻辑类型：FLASH PLD
认证状态：Not Qualified最大供电电压：2.625 V
最小供电电压：2.375 V标称供电电压：2.5 V
表面贴装：YES端子面层：TIN LEAD
端子形式：BALL端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED

EPM2210F100I3ES 数据手册

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Section I. MAX II Device  
Family Data Sheet  
This section provides designers with the data sheet specifications for  
MAX® II devices. The chapters contain feature definitions of the internal  
architecture, Joint Test Action Group (JTAG) and in-system  
programmability (ISP) information, DC operating conditions, AC timing  
parameters, and ordering information for MAX II devices.  
This section includes the following chapters:  
■
■
■
■
■
■
Chapter 1. Introduction  
Chapter 2. MAX II Architecture  
Chapter 3. JTAG & In-System Programmability  
Chapter 4. Hot Socketing & Power-On Reset in MAX II Devices  
Chapter 5. DC & Switching Characteristics  
Chapter 6. Reference & Ordering Information  
The table below shows the revision history for Chapters 1 through 6.  
Revision History  
Chapter(s)  
Date/Version  
August 2006, v1.5  
July 2006, v1.4  
June 2005, v1.3  
Changes Made  
Minor update to features list.  
Minor updates to tables.  
1
Updated timing numbers in Table 1-1.  
December 2004, v1.2 Updated timing numbers in Table 1-1.  
Updated timing numbers in Table 1-1.  
June 2004, v1.1  
2
Updated functional description and I/O  
August 2006, v1.6  
structure sections.  
Altera Corporation  
Section I–1  
Preliminary  
1234567...98

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型号 品牌 获取价格 描述 数据表
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