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EP3CLS100U484C8N

更新时间： 2024-02-24 10:12:27

品牌	Logo	应用领域
英特尔 - INTEL		时钟 LTE 栅可编程逻辑
页数	文件大小	规格书
32页	760K
描述
Field Programmable Gate Array, 100448 CLBs, 450MHz, 100448-Cell, CMOS, PBGA484, LEAD FREE, UBGA-484

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EP3CLS100U484C8N 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	LEAD FREE, UBGA-484	针数：	484
Reach Compliance Code：	unknown	ECCN代码：	3A991
HTS代码：	8542.39.00.01	风险等级：	5.28
最大时钟频率：	450 MHz	JESD-30 代码：	S-PBGA-B484
JESD-609代码：	e1	长度：	19 mm
湿度敏感等级：	3	可配置逻辑块数量：	100448
输入次数：	278	逻辑单元数量：	100448
输出次数：	278	端子数量：	484
最高工作温度：	85 °C	最低工作温度：
组织：	100448 CLBS	封装主体材料：	PLASTIC/EPOXY
封装代码：	FBGA	封装等效代码：	BGA484,22X22,32
封装形状：	SQUARE	封装形式：	GRID ARRAY, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	1.2,1.2/3.3,2.5 V
可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY	认证状态：	Not Qualified
座面最大高度：	2.05 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	1.25 V	最小供电电压：	1.15 V
标称供电电压：	1.2 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	0.5 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	19 mm
Base Number Matches：	1

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2–26

Chapter 2: Cyclone III LS Device Datasheet

I/O Timing

Table 2–38. Cyclone III LS Devices IOE Programmable Delay on Row Pins ^{(1), (2)}

Max Offset

Number

Min

Parameter

Paths Affected

Fast Corner

I7 C7

Slow Corner

Unit

Offset

setting

Input delay from the

dual-purpose clock pin to the

fan-out destinations

Pad to global

clock network

0.52 0.54 1.052 1.16 1.061

Notes to Table 2–38:

(1) The incremental values for the settings are generally linear. For the exact values of each setting, use the latest version of the Quartus II software.

(2) The minimum and maximum offset timing numbers refer to the 0 setting available in the Quartus II software.

I/O Timing

DirectDrive technology and MultiTrack interconnect ensure predictable performance,

accurate simulation, and accurate timing analysis across all Cyclone III LS device

densities and speed grades.

Use the following methods to determine I/O timing:

■

The Excel-based I/O timing

■

The Quartus II Timing Analyzer

Excel-based I/O timing provides pin timing performance for each device density and

speed grade. The data is typically used before designing the FPGA to get a timing

budget estimation as part of the link timing analysis. The Quartus II Timing Analyzer

provides a more accurate and precise I/O timing data based on the specifics of the

design after place-and-route is complete.

For more information about the Excel-based I/O timing spreadsheet, refer to the

Cyclone III Devices Literature page on the Altera website.

All specifications are representative of worst-case supply voltage and junction

temperature conditions. Altera characterizes timing delays at the worst-case process,

minimum voltage, and maximum temperature for input register setup time (t_SU) and

hold time (t_H).

For more information about timing delay from the FPGA output to the receiving

device for system-timing analysis, refer to AN 366: Understanding I/O Output Timing

for Altera Devices.

Glossary

Table 2–39 lists the glossary for this chapter.

Table 2–39. Glossary (Part 1 of 6)

Letter

Term

—

Definitions

—

Cyclone III Device Handbook

Volume 2

July 2012 Altera Corporation

1...23 24 252627 28 29...32

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