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EP3CLS100U484C8N

更新时间： 2024-01-26 07:33:10

品牌	Logo	应用领域
英特尔 - INTEL		时钟 LTE 栅可编程逻辑
页数	文件大小	规格书
32页	760K
描述
Field Programmable Gate Array, 100448 CLBs, 450MHz, 100448-Cell, CMOS, PBGA484, LEAD FREE, UBGA-484

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EP3CLS100U484C8N 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	LEAD FREE, UBGA-484	针数：	484
Reach Compliance Code：	unknown	ECCN代码：	3A991
HTS代码：	8542.39.00.01	风险等级：	5.28
最大时钟频率：	450 MHz	JESD-30 代码：	S-PBGA-B484
JESD-609代码：	e1	长度：	19 mm
湿度敏感等级：	3	可配置逻辑块数量：	100448
输入次数：	278	逻辑单元数量：	100448
输出次数：	278	端子数量：	484
最高工作温度：	85 °C	最低工作温度：
组织：	100448 CLBS	封装主体材料：	PLASTIC/EPOXY
封装代码：	FBGA	封装等效代码：	BGA484,22X22,32
封装形状：	SQUARE	封装形式：	GRID ARRAY, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	1.2,1.2/3.3,2.5 V
可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY	认证状态：	Not Qualified
座面最大高度：	2.05 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	1.25 V	最小供电电压：	1.15 V
标称供电电压：	1.2 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	0.5 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	19 mm
Base Number Matches：	1

EP3CLS100U484C8N 数据手册

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Chapter 2: Cyclone III LS Device Datasheet

2–27

Glossary

Table 2–39. Glossary (Part 2 of 6)

Letter

Term

—

Definitions

—

f_HSCLK

GCLK

High-speed I/O Block: High-speed receiver and transmitter input and output clock frequency.

Input pin directly to the global clock network.

GCLK PLL

HSIODR

Input pin to the global clock network through the PLL.

High-speed I/O Block: Maximum and minimum LVDS data transfer rate (HSIODR = 1/TUI).

V_IH

Input Waveforms

for the SSTL

Differential I/O

Standard

VSWING

V_REF

V_IL

TMS

TDI

t_JCP

t_{JPSU_TDI}

t_{JPSU_TMS}

t_JCH

t _JCL

t_JPH

TCK

TDO

JTAG Waveform

t_JPXZ

t_JPZX

t_JPCO

t_JSSU

t_JSH

Signal

to be

Captured

t_JSZX

t_JSCO

t_JSXZ

Signal

to be

Driven

—

July 2012 Altera Corporation

Cyclone III Device Handbook

Volume 2

1...24 25 262728 29 30...32

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