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DP8482A

更新时间： 2024-12-01 04:15:03
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美国国家半导体 - NSC 转换器电平转换器锁存器
页数 文件大小 规格书
6页 131K
描述
100k ECL to TTL Level Translator with Latch

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DP8482A 数据手册

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April 1990  
DP8482A 100k ECL to TTL Level Translator with Latch  
General Description  
This circuit translates ECL input levels to TTL output levels  
Features  
Y
16-pin DIP or S.O.  
Y
and provides a fall-through latch. The TRI-STATE outputs  
are designed to drive standard 50 pF loads. The strobe and  
chip select inputs operate at ECL levels.  
TRI-STATE outputs  
É
Y
ECL control inputs  
Y
8 ns typical propagation delay with 50 pF load  
Y
Outputs are TRI-STATE during power up/down for  
glitch free operation  
Y
100k ECL input compatible  
Logic and Connection Diagram  
Truth Table  
Dual-In-Line Package  
D
H
L
Q
L
STR  
L
CS  
L
H
L
L
X
X
Q
H
L
Hi-Z  
X
H
e
H
high level (most positive)  
low level (most negative)  
don’t care  
e
e
L
X
Order Number DP8482AJ, DP8482AM or DP8482AN  
See NS Package Number J16A, N16A or M16B  
TL/F/5863–1  
Top View  
TRI-STATEÉ is a registered trademark of National Semiconductor Corp.  
C
1995 National Semiconductor Corporation  
TL/F/5863  
RRD-B30M115/Printed in U. S. A.  
123456

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