DM74LS73A

更新时间： 2024-02-27 23:50:14

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飞兆/仙童 - FAIRCHILD		/
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Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outputs

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DM74LS73A 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	DIP, DIP14,.3	Reach Compliance Code：	unknown
风险等级：	5.92	JESD-30 代码：	R-PDIP-T14
JESD-609代码：	e0	逻辑集成电路类型：	J-K FLIP-FLOP
最大频率@ Nom-Sup：	30000000 Hz	最大I（ol）：	0.008 A
功能数量：	2	端子数量：	14
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP14,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	电源：	5 V
最大电源电流（ICC）：	8 mA	认证状态：	Not Qualified
子类别：	FF/Latches	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	TTL
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	触发器类型：	NEGATIVE EDGE
Base Number Matches：	1

DM74LS73A 数据手册

August 1986

Revised March 2000

DM74LS73A

Dual Negative-Edge-Triggered Master-Slave

J-K Flip-Flops with Clear and Complementary Outputs

General Description

This device contains two independent negative-edge-trig-

gered J-K flip-flops with complementary outputs. The J and

K data is processed by the flip-flops on the falling edge of

the clock pulse. The clock triggering occurs at a voltage

level and is not directly related to the transition time of the

negative going edge of the clock pulse. The data on the J

and K inputs is allowed to change while the clock is HIGH

or LOW without affecting the outputs as long as setup and

hold times are not violated. A low logic level on the clear

input will reset the outputs regardless of the levels of the

other inputs.

Ordering Code:

Order Number Package Number

Package Description

DM74LS73AM

DM74LS73AN

M14A

N14A

14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow

14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Connection Diagram

Function Table

Inputs

CLK

Outputs

CLR

↓

Q₀

Toggle

Q₀

H = HIGH Logic Level

L = LOW Logic Level

X = Either LOW or HIGH Logic Level

↓ = Negative going edge of pulse.

= The output logic level before the indicated input conditions were

established.

Toggle = Each output changes to the complement of its previous level on

each falling edge of the clock pulse.

DS006372

www.fairchildsemi.com

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型号	品牌	获取价格	描述	数据表
DM74LS73AM	FAIRCHILD	获取价格	Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outp
DM74LS73AM	NSC	获取价格	DUAL NEGATIVE-EDGE-TRIGGERED MASTER-SLAVE J-K FLIP-FLOPS WITH CLEAR AND COMPLEMENTARY OUTP
DM74LS73AMX	FAIRCHILD	获取价格	J-K-Type Flip-Flop
DM74LS73AN	NSC	获取价格	DUAL NEGATIVE-EDGE-TRIGGERED MASTER-SLAVE J-K FLIP-FLOPS WITH CLEAR AND COMPLEMENTARY OUTP
DM74LS73AN	FAIRCHILD	获取价格	Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outp
DM74LS73AN/A+	ETC	获取价格	J-K-Type Flip-Flop
DM74LS73AN/B+	ETC	获取价格	J-K-Type Flip-Flop
DM74LS73AW	NSC	获取价格	Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outp
DM74LS73J	TI	获取价格	IC,FLIP-FLOP,DUAL,J/K TYPE,LS-TTL,DIP,14PIN,CERAMIC
DM74LS73J/A+	ETC	获取价格	J-K-Type Flip-Flop

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