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Datasheet > 逻辑 > 移位寄存器> DM74LS503N
DM74LS503N PDF预览

DM74LS503N

更新时间： 2024-02-25 15:17:46
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 移位寄存器触发器逻辑集成电路光电二极管输出元件
页数 文件大小 规格书
4页 49K
描述
8-Bit Successive Approximation Register (with Expansion Control)

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DM74LS503N 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：SOP, SOP16,.4Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.85
其他特性：SUCCESSIVE APPROXIMATION REGISTER计数方向：RIGHT
系列：LSJESD-30 代码：R-PDSO-G16
JESD-609代码：e0长度：10.3 mm
负载电容（CL）：15 pF逻辑集成电路类型：SERIAL IN PARALLEL OUT
最大频率@ Nom-Sup：15000000 Hz位数：8
功能数量：1端子数量：16
最高工作温度：70 °C最低工作温度：
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP16,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：65 mA传播延迟（tpd）：25 ns
认证状态：Not Qualified座面最大高度：2.65 mm
子类别：Shift Registers最大供电电压 (Vsup)：5.25 V
最小供电电压 (Vsup)：4.75 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：7.5 mm
最小 fmax：25 MHzBase Number Matches：1

DM74LS503N 数据手册

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March 1989  
Revised March 2000  
DM74LS503  
8-Bit Successive Approximation Register  
(with Expansion Control)  
General Description  
Features  
The DM74LS503 register has an active LOW Enable (E)  
input that is used in cascading two or more packages for  
longer word lengths. A HIGH signal on E, after a START  
operation, forces Q7 HIGH and prevents the device from  
accepting serial data. With the E input of an DM74LS503  
connected to the CC output of a preceding (more signifi-  
cant) device, the DM74LS503 will be inhibited until the pre-  
ceding device is filled, causing its CC output to go LOW.  
This LOW signal then enables the DM74LS503 to accept  
the serial data on subsequent clocks.  
■ Performs serial-to-parallel conversion  
■ Expansion control for longer words  
■ Storage and control for successive approximation A to D  
conversion  
■ Low power Schottky version of 2503  
Ordering Code:  
Order Number Package Number  
Package Description  
DM74LS503N  
N16E  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Connection Diagram  
Logic Symbol  
V
= Pin 16  
CC  
GND = Pin 8  
Pin Descriptions  
Pin Names  
Description  
D
Serial Data Input  
S
Start Input (Active LOW)  
CP  
E
Clock Pulse Input (Active Rising Edge)  
Conversion Enable Input (Active LOW)  
Conversion Complete Output (Active LOW)  
Parallel Register Outputs  
CC  
Q0–Q7  
Q7  
Complement of Q7 Output  
© 2000 Fairchild Semiconductor Corporation  
DS010190  
www.fairchildsemi.com  
1234

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与DM74LS503N相关器件

型号 品牌 获取价格 描述 数据表
DM74LS503WM ETC

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 		Successive-Approximation Register
DM74LS51 FAIRCHILD

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