DM7474N

更新时间： 2024-11-12 22:54:35

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飞兆/仙童 - FAIRCHILD		触发器
页数	文件大小	规格书
5页	55K
描述
Dual Positive-Edge-Triggered D-Type Flip-Flops with Preset, Clear and Complementary Outputs

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DM7474N 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	DIP, DIP14,.3
针数：	14	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.56
系列：	TTL/H/L	JESD-30 代码：	R-PDIP-T14
JESD-609代码：	e0	长度：	19.18 mm
逻辑集成电路类型：	D FLIP-FLOP	最大I（ol）：	0.016 A
位数：	1	功能数量：	2
端子数量：	14	最高工作温度：	70 °C
最低工作温度：		输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP14,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	5 V	最大电源电流（ICC）：	30 mA
传播延迟（tpd）：	40 ns	认证状态：	Not Qualified
座面最大高度：	5.08 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	TTL	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	触发器类型：	POSITIVE EDGE
宽度：	7.62 mm	最小 fmax：	15 MHz
Base Number Matches：	1

DM7474N 数据手册

September 1986

Revised February 2000

DM7474

Dual Positive-Edge-Triggered D-Type Flip-Flops with

Preset, Clear and Complementary Outputs

transition time of the rising edge of the clock. The data on

the D input may be changed while the clock is LOW or

General Description

This device contains two independent positive-edge-trig-

HIGH without affecting the outputs as long as the data

gered D-type flip-flops with complementary outputs. The

setup and hold times are not violated. A LOW logic level on

information on the D input is accepted by the flip-flops on

the preset or clear inputs will set or reset the outputs

the positive going edge of the clock pulse. The triggering

regardless of the logic levels of the other inputs.

occurs at a voltage level and is not directly related to the

Ordering Code:

Order Number Package Number

Package Description

DM7474M

DM7474N

M14A

N14A

14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow

14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Connection Diagram

Function Table

Inputs

Outputs

CLR

CLK

(Note 1) (Note 1)

↑

Q₀

H = HIGH Logic Level

X = Either LOW or HIGH Logic Level

L = LOW Logic Level

↑ = Positive-going transition of the clock.

= The output logic level of Q before the indicated input conditions were

established.

Note 1: This configuration is nonstable; that is, it will not persist when either

the preset and/or clear inputs return to their inactive (HIGH) level.

DS006526

www.fairchildsemi.com

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DM7474N 替代型号

型号	品牌	替代类型	描述	数据表
SN7474N	TI	功能相似	DUAL D-TYPE POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET AND CLEAR

与DM7474N相关器件

型号	品牌	获取价格	描述	数据表
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DM7474N/B+	ETC	获取价格	Dual D-Type Flip-Flop
DM7474W	ROCHESTER	获取价格	D Flip-Flop
DM7475	NSC	获取价格	QUAD LATCHES
DM7475J	ROCHESTER	获取价格	D Latch
DM7475J/A+	ETC	获取价格	4-Bit D-Type Latch
DM7475N	ETC	获取价格	4-Bit D-Type Latch
DM7475N/A+	ETC	获取价格	4-Bit D-Type Latch
DM7475N/B+	ETC	获取价格	4-Bit D-Type Latch
DM7476	FAIRCHILD	获取价格	Dual Master-Slave J-K Flip-Flops with Clear, Preset, and Complementary Outputs

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