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CYM1441PZ-25C

更新时间： 2024-11-08 22:09:23
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器
页数 文件大小 规格书
6页 162K
描述
256K x 8 Static RAM Module

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CYM1441PZ-25C 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：ZIP包装说明：ZIP-60
针数：60Reach Compliance Code：not_compliant
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.92Is Samacsys：N
最长访问时间：25 ns其他特性：AUTOMATIC POWER-DOWN
I/O 类型：SEPARATEJESD-30 代码：R-XZMA-T60
JESD-609代码：e0长度：87.63 mm
内存密度：2097152 bit内存集成电路类型：SRAM MODULE
内存宽度：8功能数量：1
端口数量：1端子数量：60
字数：262144 words字数代码：256000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：256KX8
输出特性：3-STATE可输出：NO
封装主体材料：UNSPECIFIED封装代码：ZIP
封装等效代码：ZIP60,.1,.1封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not Qualified座面最大高度：12.7 mm
最大待机电流：0.16 A最小待机电流：4.5 V
子类别：SRAMs最大压摆率：0.96 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：ZIG-ZAG
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

CYM1441PZ-25C 数据手册

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41  
CYM1441  
256K x 8 Static RAM Module  
Functional Description  
Features  
• High-density 2-megabit SRAM module  
• High-speed CMOS SRAMs  
— Access time of 20 ns  
• Low active power  
The CYM1441 is a very high performance 2-megabit static  
RAM module organized as 256K words by 8 bits. The module  
is constructed using eight 256K x 1 static RAMs in SOJ pack-  
ages mounted onto an epoxy laminate substrate with pins. Two  
chip selects (CSL and CSU) are used to independently enable  
the upper and lower 4 bits of the data word. Writing to the  
memory module is accomplished when the chip select (CS)  
and write enable (WE) inputs are both LOW. Data on the eight  
input pins (DI0 through DI7) is written into the memory location  
specified on the address pins (A0 through A17). Reading the  
device is accomplished by taking chip select (CS) LOW while  
write enable (WE) remains inactive or HIGH. Under these con-  
ditions, the contents of the memory location specified on the  
address pins will appear on the appropriate data output pins  
(DO0 through DO7). The data output pins remain in a high-  
impedance state unless the module is selected and write en-  
able (WE) is HIGH.Two pins (PD0 and PD1) are used to identify  
module memory density in applications where alternate ver-  
sions of the JEDEC-standard modules can be interchanged.  
— 5.3W (max.)  
• SMD technology  
• Separate data I/O  
• 60-pin ZIP package  
• TTL-compatible inputs and outputs  
• Low profile  
— Max. height of 0.5 in.  
• Small PCB footprint  
— 1.14 sq. in.  
Logic Block Diagram  
Pin Configuration  
ZIP  
TopView  
A - A  
0
17  
1
GND  
2
(OPEN)PD  
0
3
5
PD (GND)  
1
4
NC  
NC  
WE  
CS  
V
CC  
6
7
DI  
4
8
DI  
DO  
A
A
A
A
GND  
DI  
DO  
0
9
DO  
4
U
10  
12  
14  
16  
18  
20  
22  
24  
26  
28  
30  
0
11  
13  
15  
17  
19  
21  
23  
25  
27  
29  
NC  
0
A
1
2
A
3
4
256K x 1  
SRAM  
256K x 1  
SRAM  
256K x 1  
SRAM  
256K x 1  
SRAM  
A
5
6
A
7
DI  
5
1
1
DO  
5
V
CC  
WE  
A
A
DO - DO  
8
4
7
DI - DI  
4
9
7
NC  
CS  
L
CS  
L
31  
33  
35  
37  
39  
41  
43  
45  
47  
49  
51  
53  
55  
57  
59  
CS  
NC  
NC  
U
32  
34  
36  
38  
40  
42  
44  
46  
48  
50  
52  
54  
56  
58  
60  
NC  
NC  
V
CC  
256K x 1  
SRAM  
256K x 1  
SRAM  
256K x 1  
SRAM  
256K x 1  
SRAM  
DI  
6
DI  
2
DO  
GND  
6
DO  
2
A
10  
A
12  
A
14  
A
16  
A
11  
A
13  
A
15  
A
17  
DO - DO  
0
3
DI - DI  
0
3
NC  
DI  
DI  
7
3
DO  
7
DO  
3
V
CC  
NC  
NC  
GND  
NC  
NC  
Cypress Semiconductor Corporation  
Document #: 38-05271 Rev. **  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Revised March 15, 2002  
123456

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