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CY7C342-40RI

更新时间： 2024-11-18 20:32:51

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		输入元件可编程逻辑
页数	文件大小	规格书
13页	426K
描述
UV PLD, 40ns, 128-Cell, CMOS, CPGA68, WINDOWED, CERAMIC, PGA-68

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CY7C342-40RI 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	PGA	包装说明：	WINDOWED, CERAMIC, PGA-68
针数：	68	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.88
Is Samacsys：	N	其他特性：	LABS INTERCONNECTED BY PIA; 8 LABS; 128 MACROCELLS; 1 EXTERNAL CLOCK; SHARED INPUT/CLOCK
系统内可编程：	NO	JESD-30 代码：	S-CPGA-P68
JESD-609代码：	e0	JTAG BST：	NO
长度：	27.94 mm	专用输入次数：	7
I/O 线路数量：	52	宏单元数：	128
端子数量：	68	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	7 DEDICATED INPUTS, 52 I/O
输出函数：	MACROCELL	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	WPGA	封装等效代码：	PGA68,11X11
封装形状：	SQUARE	封装形式：	GRID ARRAY, WINDOW
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
可编程逻辑类型：	UV PLD	传播延迟：	40 ns
认证状态：	Not Qualified	座面最大高度：	5.08 mm
子类别：	Programmable Logic Devices	最大供电电压：	5.5 V
最小供电电压：	4.5 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	PIN/PEG	端子节距：	2.54 mm
端子位置：	PERPENDICULAR	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	27.94 mm	Base Number Matches：	1

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型号	品牌	获取价格	描述	数据表
CY7C342-40RMB	ETC	获取价格	UV-Erasable/OTP Complex PLD
CY7C342-40TMB	ETC	获取价格	UV-Erasable/OTP Complex PLD
CY7C342B	CYPRESS	获取价格	128-Macrocell MAX EPLDs
CY7C342B-12JCR	CYPRESS	获取价格	OT PLD, 26ns, CMOS, PQCC68, PLASTIC, LCC-68
CY7C342B-15HI	CYPRESS	获取价格	UV PLD, 33ns, 128-Cell, CMOS, CQCC68, WINDOWED, LCC-68
CY7C342B-15JC	CYPRESS	获取价格	128-Macrocell MAX EPLDs
CY7C342B-15JCR	CYPRESS	获取价格	OT PLD, 33ns, CMOS, PQCC68, PLASTIC, LCC-68
CY7C342B-15JI	CYPRESS	获取价格	128-Macrocell MAX EPLDs
CY7C342B-15JIR	CYPRESS	获取价格	OT PLD, 33ns, CMOS, PQCC68, PLASTIC, LCC-68
CY7C342B-15RC	ETC	获取价格	UV-Erasable/OTP Complex PLD