Datasheet > 存储 > SRAM> CY7C1387B-200AC

CY7C1387B-200AC

更新时间： 2024-11-25 03:11:03

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		存储内存集成电路静态存储器时钟
页数	文件大小	规格书
32页	792K
描述
512K x 36/1M x 18 Pipelined DCD SRAM

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CY7C1387B-200AC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
针数：	100	Reach Compliance Code：	not_compliant
ECCN代码：	3A991.B.2.A	HTS代码：	8542.32.00.41
风险等级：	5.92	Is Samacsys：	N
最长访问时间：	3 ns	其他特性：	PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：	200 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PQFP-G100	JESD-609代码：	e0
长度：	20 mm	内存密度：	18874368 bit
内存集成电路类型：	CACHE SRAM	内存宽度：	18
功能数量：	1	端子数量：	100
字数：	1048576 words	字数代码：	1000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	1MX18
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	BGA165,11X15,40
封装形状：	RECTANGULAR	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2.5/3.3,3.3 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.02 A
最小待机电流：	3.14 V	子类别：	SRAMs
最大压摆率：	0.315 mA	最大供电电压 (Vsup)：	3.63 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	14 mm	Base Number Matches：	1

CY7C1387B-200AC 数据手册

86B

CY7C1386B

CY7C1387B

512K x 36/1M x 18 Pipelined DCD SRAM

registers controlled by a positive-edge-triggered Clock Input

(CLK). The synchronous inputs include all addresses, data

Features

• Fast clock speed: 200, 167, 150, 133 MHz

• Provide high-performance 3-1-1-1 access rate

• Fast OE access times: 3.0, 3.4, 3.8, and 4.2 ns

• Optimal for depth expansion

inputs, address-pipelining Chip Enables (CEs), burst control

inputs (ADSC, ADSP, and ADV), Write Enables (BWa, BWb,

BWc, BWd and BWE), and Global Write (GW).

Asynchronous inputs include the Output Enable (OE) and

burst mode control (MODE). DQ_a,b,c,dand DP_a,b,c,dapply to

CY7C1386B and DQ_a,band DP_a,bapply to CY7C1387B. a, b,

c, and d each are 8 bits wide in the case of DQ and 1 bit wide

in the case of DP.

• 3.3V (–5% / +10%) power supply

• Common data inputs and data outputs

• Byte Write Enable and Global Write control

• Double-cycle deselect

• Chip enable for address pipeline

• Address, data, and control registers

• Internally self-timed Write cycle

• Burst control pins (interleaved or linear burst

sequence)

• Automatic power-down available using ZZ mode or CE

deselect

Addresses and chip enables are registered with either

Address Status Processor (ADSP) or Address Status

Controller (ADSC) input pins. Subsequent burst addresses

can be internally generated as controlled by the Burst Advance

Pin (ADV).

Address, data inputs, and write controls are registered on-chip

to initiate self-timed Write cycles. Write cycles can be one to

four bytes wide as controlled by the write control inputs.

Individual byte write allows individual byte to be written. BWa

• High-density, high-speed packages

• JTAG boundary scan for BGA packaging version

controls DQa and DQPa. BWb controls DQ and DQP . BWc

b b

controls DQc and DQPd. BWd controls DQd–DQd and DQPd.

BWa, BWb, BWc, and BWd can be active only with BWE LOW.

GW LOW causes all bytes to be written. Write pass-through

capability allows written data available at the output for the

immediately next Read cycle. This device also incorporates

pipelined enable circuit for easy depth expansion without

penalizing system performance.

• Automatic power down available using ZZ mode or CE

deselect

Functional Description

The Cypress Synchronous Burst SRAM family employs

high-speed, low-power CMOS designs using advanced

single-layer polysilicon, triple-layer metal technology. Each

memory cell consists of six transistors.

The CY7C1386B and CY7C1387B are both double-cycle

deselect parts. All inputs and outputs of the CY7C1386B and

the CY7C1387B are JEDEC-standard JESD8-5-compatible.

The CY7C1386B and CY7C1387B SRAMs integrate

524,288 × 36 and 1,048,576 × 18 SRAM cells with advanced

synchronous peripheral circuitry and a 2-bit counter for

internal burst operation. All synchronous inputs are gated by

Selection Guide

200 MHz

167 MHz

3.4

150 MHz

3.8

133 MHz

4.2

Unit

Maximum Access Time

Maximum Operating Current

Maximum CMOS Standby Current

315

285

265

245

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose

•

CA 95134

•

408-943-2600

Document #: 38-05195 Rev. **

Revised December 3, 2001

12 3 4 5 6 7...32

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型号	品牌	获取价格	描述	数据表
CY7C1387B-200BGC	CYPRESS	获取价格	512K x 36/1M x 18 Pipelined DCD SRAM
CY7C1387B-200BZC	CYPRESS	获取价格	512K x 36/1M x 18 Pipelined DCD SRAM
CY7C1387BV25	ETC	获取价格	Memory
CY7C1387BV25-133AC	CYPRESS	获取价格	Cache SRAM, 1MX18, 4.2ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
CY7C1387BV25-133AI	CYPRESS	获取价格	Cache SRAM, 1MX18, 4.2ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
CY7C1387BV25-133BGC	CYPRESS	获取价格	Cache SRAM, 1MX18, 4.2ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, BGA-119
CY7C1387BV25-133BGI	CYPRESS	获取价格	Cache SRAM, 1MX18, 4.2ns, CMOS, PBGA119, 14 X 22 MM, 2.40 MM HEIGHT, PLASTIC, BGA-119
CY7C1387BV25-133BZC	CYPRESS	获取价格	Cache SRAM, 1MX18, 4.2ns, CMOS, PBGA165, 13 X 15 MM, 1.20 MM HEIGHT, FBGA-165
CY7C1387BV25-150AC	CYPRESS	获取价格	Cache SRAM, 1MX18, 3.8ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
CY7C1387BV25-150AC	ROCHESTER	获取价格	1MX18 CACHE SRAM, 3.8ns, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100

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