5秒后页面跳转
捷配首页

Datasheet > CY7C1368C-250AXI
CY7C1368C-250AXI PDF预览

CY7C1368C-250AXI

更新时间： 2024-11-24 03:05:31
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
18页 399K
描述
9-Mbit (256K x 32) Pipelined DCD Sync SRAM

阅读下载

中文翻译

获取价格

CY7C1368C-250AXI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LQFP, QFP100,.63X.87针数：100
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.79
最长访问时间：2.8 ns其他特性：PIPELINED ARCHITECTURE
I/O 类型：COMMONJESD-30 代码：R-PQFP-G100
JESD-609代码：e3长度：20 mm
内存密度：8388608 bit内存集成电路类型：CACHE SRAM
内存宽度：32湿度敏感等级：3
功能数量：1端子数量：100
字数：262144 words字数代码：256000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：256KX32
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP100,.63X.87
封装形状：RECTANGULAR封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.04 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.25 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：20
宽度：14 mmBase Number Matches：1

CY7C1368C-250AXI 数据手册

 浏览型号CY7C1368C-250AXI的Datasheet PDF文件第2页浏览型号CY7C1368C-250AXI的Datasheet PDF文件第3页浏览型号CY7C1368C-250AXI的Datasheet PDF文件第4页浏览型号CY7C1368C-250AXI的Datasheet PDF文件第5页浏览型号CY7C1368C-250AXI的Datasheet PDF文件第6页浏览型号CY7C1368C-250AXI的Datasheet PDF文件第7页 
CY7C1368C  
9-Mbit (256K x 32) Pipelined DCD Sync SRAM  
Features  
Functional Description[1]  
• Registered inputs and outputs for pipelined operation  
• Optimal for performance (Double-Cycle deselect)  
— Depth expansion without wait state  
The CY7C1368C SRAM integrates 256K x 32 SRAM cells with  
advanced synchronous peripheral circuitry and a two-bit  
counter for internal burst operation. All synchronous inputs are  
gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
(CE1), depth-expansion Chip Enables (CE2 and CE3[2]), Burst  
Control inputs (ADSC, ADSP, and ADV), Write Enables (BWA,  
BWB, BWC, BWD, and BWE), and Global Write (GW).  
Asynchronous inputs include the Output Enable (OE) and the  
ZZ pin.  
• 256K × 32-bit common I/O architecture  
• 3.3V core power supply (VDD  
)
• 2.5V/3.3V I/O power supply (VDDQ  
)
• Fast clock-to-output times  
— 2.8 ns (for 250-MHz device)  
• Provide high-performance 3-1-1-1 access rate  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (ADSP) or  
Address Strobe Controller (ADSC) are active. Subsequent  
burst addresses can be internally generated as controlled by  
the Advance pin (ADV).  
• User-selectable burst counter supporting Intel®  
Pentium® interleaved or linear burst sequences  
• Multiple chip enables for depth expansion: Three chip  
enables for A package version and Two chip enables  
for AJ package version  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed Write cycle. This part supports Byte  
Write operations (see Pin Descriptions and Truth Table for  
further details). Write cycles can be one to four bytes wide as  
• Separate processor and controller address strobes  
• Synchronous self-timed writes  
controlled by the byte write control inputs. GW  
active  
LOW  
• Asynchronous Output Enable  
This device incorporates an  
causes all bytes to be written.  
• Available in JEDEC-standard lead-free 100-Pin TQFP  
package  
additional pipelined enable register which delays turning off  
the output buffers an additional cycle when a deselect is  
executed.This feature allows depth expansion without penal  
izing system performance.  
• “ZZ” Sleep Mode option  
The CY7C1368C operates from a +3.3V core power supply  
while all outputs may operate with either a +2.5 or +3.3V  
supply. All inputs and outputs are JEDEC-standard  
JESD8-5-compatible.  
Selection Guide  
250 MHz  
200 MHz  
3.0  
166 MHz  
3.5  
Unit  
ns  
Maximum Access Time  
2.8  
250  
40  
Maximum Operating Current  
Maximum CMOS Standby Current  
220  
180  
mA  
mA  
40  
40  
Notes:  
1. For best-practice recommendations, please refer to the Cypress application note System Design Guidelines on http://www.cypress.com.  
2. CE is for A version (3 Chip enable option) only.  
3
Cypress Semiconductor Corporation  
Document #: 38-05686 Rev. *F  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised September 14, 2006  
[+] Feedback  
1234567...18

中文翻译

下载PDF

与CY7C1368C-250AXI相关器件

型号 品牌 获取价格 描述 数据表
CY7C136A CYPRESS

获取价格

 		2K x 8 Dual-Port Static RAM
CY7C136A-55JXI CYPRESS

获取价格

 		2K x 8 Dual-Port Static RAM
CY7C136A-55NXI CYPRESS

获取价格

 		2K x 8 Dual-Port Static RAM
CY7C136A-55NXIT CYPRESS

获取价格

 		Multi-Port SRAM, 2KX8, 55ns, CMOS, PQFP52, ROHS COMPLIANT, PLASTIC, QFP-52
CY7C136AE CYPRESS

获取价格

 		1 K / 2 K x 8 Dual-port Static RAM
CY7C136AE-55JXI CYPRESS

获取价格

 		1 K / 2 K × 8 Dual-port Static RAM
CY7C136AE-55NXI CYPRESS

获取价格

 		1 K / 2 K × 8 Dual-port Static RAM
CY7C136E CYPRESS

获取价格

 		1 K / 2 K x 8 Dual-port Static RAM
CY7C136E-25JXC CYPRESS

获取价格

 		1 K / 2 K × 8 Dual-port Static RAM
CY7C136E-25JXI CYPRESS

获取价格

 		1 K / 2 K × 8 Dual-port Static RAM

与CY7C1368C-250AXI相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证