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CY7C1362C-166BGI

更新时间： 2024-09-28 05:19:15
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器时钟
页数 文件大小 规格书
31页 522K
描述
9-Mbit (256K x 36/512K x 18) Pipelined SRAM

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CY7C1362C-166BGI 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Active零件包装代码：BGA
包装说明：BGA, BGA119,7X17,50针数：119
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.49
Is Samacsys：N最长访问时间：3.5 ns
其他特性：PIPELINED ARCHITECTURE最大时钟频率 (fCLK)：166 MHz
I/O 类型：COMMONJESD-30 代码：R-PBGA-B119
JESD-609代码：e0长度：22 mm
内存密度：9437184 bit内存集成电路类型：CACHE SRAM
内存宽度：18湿度敏感等级：3
功能数量：1端子数量：119
字数：524288 words字数代码：512000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：512KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装等效代码：BGA119,7X17,50
封装形状：RECTANGULAR封装形式：GRID ARRAY
并行/串行：PARALLEL峰值回流温度（摄氏度）：220
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：2.4 mm最大待机电流：0.04 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.18 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

CY7C1362C-166BGI 数据手册

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CY7C1360C  
CY7C1362C  
9-Mbit (256K x 36/512K x 18) Pipelined SRAM  
Features  
Functional Description[1]  
• Supports bus operation up to 250 MHz  
The CY7C1360C/CY7C1362C SRAM integrates 256K x 36  
and 512K x 18 SRAM cells with advanced synchronous  
peripheral circuitry and a two-bit counter for internal burst  
operation. All synchronous inputs are gated by registers  
controlled by a positive-edge-triggered Clock Input (CLK). The  
synchronous inputs include all addresses, all data inputs,  
address-pipelining Chip Enable (CE1), depth-expansion Chip  
Enables (CE2 and CE3[2]), Burst Control inputs (ADSC, ADSP,  
• Available speed grades are 250, 200, and 166 MHz  
• Registered inputs and outputs for pipelined operation  
• 3.3V core power supply (VDD  
)
• 2.5V/3.3V I/O operation (VDDQ  
)
• Fast clock-to-output times  
ADV), Write Enables (BW , and BWE), and Global Write  
(GW). Asynchronous inputs include the Output Enable (OE)  
and the ZZ pin.  
and  
— 2.8 ns (for 250-MHz device)  
X
• Provide high-performance 3-1-1-1 access rate  
• User-selectable burst counter supporting Intel®  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (ADSP) or  
Address Strobe Controller (ADSC) are active. Subsequent  
burst addresses can be internally generated as controlled by  
the Advance pin (ADV).  
Pentium® interleaved or linear burst sequences  
• Separate processor and controller address strobes  
• Synchronous self-timed writes  
• Asynchronous output enable  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed Write cycle.This part supports Byte Write  
operations (see Pin Descriptions and Truth Table for further  
details). Write cycles can be one to two or four bytes wide as  
controlled by the Byte Write control inputs. GW when active  
• Single Cycle Chip Deselect  
• Available in lead-free 100-Pin TQFP package, lead-free  
and non lead-free 119-Ball BGA package and 165-Ball  
FBGA package  
LOW cause  
s all bytes to be written.  
• TQFP Available with 3-Chip Enable and 2-Chip Enable  
• IEEE 1149.1 JTAG-Compatible Boundary Scan  
The CY7C1360C/CY7C1362C operates from a +3.3V core  
power supply while all outputs may operate with either a +2.5  
or +3.3V supply. All inputs and outputs are JEDEC-standard  
JESD8-5-compatible.  
Logic Block Diagram – CY7C1362C (512K x 18)  
ADDRESS  
A0, A1, A  
REGISTER  
A[1:0]  
2
MODE  
Q1  
ADV  
CLK  
BURST  
COUNTER AND  
LOGIC  
CLR  
Q0  
ADSC  
ADSP  
DQB,DQP  
B
DQB,DQP  
WRITE REGISTER  
B
WRITE DRIVER  
OUTPUT  
BUFFERS  
BW  
B
A
DQs  
DQP  
DQP  
OUTPUT  
REGISTERS  
SENSE  
AMPS  
MEMORY  
ARRAY  
A
B
DQA,DQP  
A
E
DQA,DQP  
WRITE REGISTER  
A
WRITE DRIVER  
BW  
BWE  
GW  
INPUT  
REGISTERS  
ENABLE  
REGISTER  
CE1  
CE2  
PIPELINED  
ENABLE  
CE3  
OE  
ZZ  
SLEEP  
CONTROL  
Notes:  
1. For best-practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com.  
2. CE is for A version of TQFP (3 Chip Enable option) and 165 FBGA package only. 119 BGA is offered only in 2 Chip Enable.  
3
Cypress Semiconductor Corporation  
Document #: 38-05540 Rev. *H  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised September 14, 2006  
1234567...31

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型号 品牌 获取价格 描述 数据表
CY7C1362C-166BGXC CYPRESS

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