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CY7C1327F-200BGI

更新时间： 2024-11-22 22:11:15
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器时钟
页数 文件大小 规格书
17页 573K
描述
4-Mb (256K x 18) Pipelined Sync SRAM

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CY7C1327F-200BGI 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：14 X 22 MM, 2.40 MM HEIGHT, BGA-119
针数：119Reach Compliance Code：compliant
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.52最长访问时间：2.8 ns
其他特性：PIPELINED ARCHITECTURE最大时钟频率 (fCLK)：200 MHz
I/O 类型：COMMONJESD-30 代码：R-PBGA-B119
JESD-609代码：e0长度：22 mm
内存密度：4718592 bit内存集成电路类型：CACHE SRAM
内存宽度：18功能数量：1
端子数量：119字数：262144 words
字数代码：256000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：256KX18输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA119,7X17,50封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5/3.3,3.3 V
认证状态：Not Qualified座面最大高度：2.4 mm
最大待机电流：0.04 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.265 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：BALL
端子节距：1.27 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：14 mm
Base Number Matches：1

CY7C1327F-200BGI 数据手册

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CY7C1327F  
4-Mb (256K x 18) Pipelined Sync SRAM  
Features  
Functional Description[1]  
• Registered inputs and outputs for pipelined operation  
• 256K ×18 common I/O architecture  
• 3.3V core power supply  
• 3.3V / 2.5V I/O operation  
• Fast clock-to-output times  
— 2.6 ns (for 250-MHz device)  
— 2.6 ns (for 225-MHz device)  
— 2.8 ns (for 200-MHz device)  
— 3.5 ns (for 166-MHz device)  
The CY7C1327F SRAM integrates 262,144 x 18 SRAM cells  
with advanced synchronous peripheral circuitry and a two-bit  
counter for internal burst operation. All synchronous inputs are  
gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
(
), depth-expansion Chip Enables (CE and  
), Burst  
CE3  
CE1  
2
Control inputs (  
,
,
and  
ADSC ADSP  
), Write Enables  
ADV  
(
, and  
), and Global Write (  
BWE  
). Asynchronous  
GW  
BW[A:B]  
inputs include the Output Enable ( ) and the ZZ pin.  
OE  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (  
) or  
ADSP  
Address Strobe Controller (  
) are active. Subsequent  
ADSC  
— 4.0 ns (for 133-MHz device)  
— 4.5 ns (for 100-MHz device)  
burst addresses can be internally generated as controlled by  
the Advance pin ( ).  
ADV  
• Provide high-performance 3-1-1-1 access rate  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed Write cycle.This part supports Byte Write  
operations (see Pin Descriptions and Truth Table for further  
details). Write cycles can be one to two bytes wide as  
• User-selectable burst counter supporting Intel  
Pentium interleaved or linear burst sequences  
• Separate processor and controller address strobes  
• Synchronous self-timed writes  
• Asynchronous output enable  
controlled by the byte write control inputs.  
when active  
GW  
causes all bytes to be written.  
LOW  
The CY7C1327F operates from a +3.3V core power supply  
while all outputs also operate with a +3.3V or a +2.5V supply.  
• Offered in JEDEC-standard 100-pin TQFP and 119 Ball  
All  
inputs  
and  
outputs  
are  
JEDEC-standard  
BGA packages.  
JESD8-5-compatible.  
• “ZZ” Sleep Mode Option  
Logic Block Diagram  
ADDRESS  
A0, A1, A  
REGISTER  
A[1:0]  
2
MODE  
Q1  
ADV  
CLK  
BURST  
COUNTER AND  
LOGIC  
CLR  
Q0  
ADSC  
ADSP  
DQB,DQP  
B
DQB,DQP  
WRITE REGISTER  
B
WRITE DRIVER  
OUTPUT  
BUFFERS  
BW  
B
A
DQs  
DQP  
DQP  
OUTPUT  
REGISTERS  
SENSE  
AMPS  
MEMORY  
ARRAY  
A
B
DQA,DQP  
A
E
DQA,DQP  
WRITE REGISTER  
A
WRITE DRIVER  
BW  
BWE  
GW  
INPUT  
REGISTERS  
ENABLE  
REGISTER  
CE1  
CE2  
PIPELINED  
ENABLE  
CE3  
OE  
ZZ  
SLEEP  
CONTROL  
1
Note:  
1. For best–practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-05216 Rev. *B  
Revised December 12, 2003  
1234567...17

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