Datasheet > CY7C1156V18-300BZXC

CY7C1156V18-300BZXC

更新时间： 2024-02-25 03:51:03

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		静态存储器
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28页	1159K
描述
18-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency)

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CY7C1156V18-300BZXC 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	LBGA, BGA165,11X15,40	针数：	165
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.84
最长访问时间：	0.45 ns	其他特性：	PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：	300 MHz	I/O 类型：	SEPARATE
JESD-30 代码：	R-PBGA-B165	JESD-609代码：	e1
长度：	15 mm	内存密度：	18874368 bit
内存集成电路类型：	QDR SRAM	内存宽度：	9
湿度敏感等级：	3	功能数量：	1
端子数量：	165	字数：	2097152 words
字数代码：	2000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	2MX9	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	LBGA
封装等效代码：	BGA165,11X15,40	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, LOW PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	1.5/1.8,1.8 V
认证状态：	Not Qualified	座面最大高度：	1.4 mm
最大待机电流：	0.201 A	最小待机电流：	1.7 V
子类别：	SRAMs	最大压摆率：	0.663 mA
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	20	宽度：	13 mm

CY7C1156V18-300BZXC 数据手册

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CY7C1141V18

CY7C1156V18

CY7C1143V18

CY7C1145V18

Pin Definitions (continued)

Pin Name

Pin Description

Echo Clock Synchronous Echo Clock Outputs. This is a free running clock and is synchronized to the input

clock (K) of the QDR-II+. The timings for the echo clocks are shown in the “Switching Characteristics”

on page 23.

Input

Output Impedance Matching Input. This input is used to tune the device outputs to the system data

bus impedance. CQ, CQ and Q_[x:0]output impedance are set to 0.2 x RQ, where RQ is a resistor

connected between ZQ and ground. Alternatively, connect this pin directly to V_DDQ, which enables

the minimum impedance mode. This pin cannot be connected directly to GND or left unconnected.

DOFF

Input

DLL Turn Off − Active LOW. Connecting this pin to ground turns off the DLL inside the device. The

timings in the DLL turned off operationis different from those listed in this data sheet. For normal

operation, connect this pin to a pull up through a 10 KΩ or less pull up resistor. The device behaves

in QDR-I mode when the DLL is turned off. In this mode, operate the device at a frequency of up to

167 MHz with QDR-I timing.

TDO

Output

Input

N/A

TDO for JTAG.

TCK

TCK pin for JTAG.

TDI

TDI pin for JTAG.

TMS

TMS pin for JTAG.

Not connected to the die. Tie to any voltage level.

Reference Voltage Input. Static input used to set the reference level for HSTL inputs, outputs, and

NC/36M

NC/72M

NC/144M

NC/288M

V_REF

N/A

Input-

Reference AC measurement points.

V_DD

V_SS

Power Supply Power supply inputs to the core of the device.

Ground

Ground for the device.

V_DDQ

Power Supply Power supply inputs for the outputs of the device.

Document Number: 001-06583 Rev. *C

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CY7C1156V18-300BZXI	CYPRESS	获取价格	18-Mbit QDR⑩-II+ SRAM 4-Word Burst Architectu
CY7C1156V18-333BZC	CYPRESS	获取价格	QDR SRAM, 2MX9, 0.45ns, CMOS, PBGA165, 13 X 15 MM, 1.40 MM HEIGHT, MO-216, FPBGA-165
CY7C1156V18-333BZI	CYPRESS	获取价格	QDR SRAM, 2MX9, 0.45ns, CMOS, PBGA165, 13 X 15 MM, 1.40 MM HEIGHT, MO-216, FPBGA-165
CY7C11571KV18	CYPRESS	获取价格	18-Mbit DDR II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency)
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CY7C1157V18-300BZC	CYPRESS	获取价格	DDR SRAM, 2MX9, 0.45ns, CMOS, PBGA165, 13 X 15 MM, 1.40 MM HEIGHT, MO-216, FBGA-165
CY7C1157V18-300BZXC	CYPRESS	获取价格	DDR SRAM, 2MX9, 0.45ns, CMOS, PBGA165, 13 X 15 MM, 1.40 MM HEIGHT, LEAD FREE, MO-216, FBGA
CY7C1157V18-300BZXI	CYPRESS	获取价格	DDR SRAM, 2MX9, 0.45ns, CMOS, PBGA165, 13 X 15 MM, 1.40 MM HEIGHT, LEAD FREE, MO-216, FBGA
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