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CY39100Z484B-200BBC

更新时间： 2024-09-17 04:58:55
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 输入元件可编程逻辑
页数 文件大小 规格书
56页 1166K
描述
Loadable PLD, 7.5ns, 1536-Cell, CMOS, PBGA484, 23 X 23 MM, 1.60 MM HEIGHT, 1 MM PITCH, TFBGA-484

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CY39100Z484B-200BBC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：23 X 23 MM, 1.60 MM HEIGHT, 1 MM PITCH, TFBGA-484
针数：484Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.82
其他特性：YES系统内可编程：YES
JESD-30 代码：S-PBGA-B484JESD-609代码：e0
JTAG BST：YES长度：23 mm
专用输入次数：I/O 线路数量：302
宏单元数：1536端子数量：484
最高工作温度：70 °C最低工作温度：
组织：0 DEDICATED INPUTS, 302 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装等效代码：BGA484,22X22,40封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：1.5/3.3,1.8 V可编程逻辑类型：LOADABLE PLD
传播延迟：7.5 ns认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Programmable Logic Devices
最大供电电压：1.95 V最小供电电压：1.65 V
标称供电电压：1.8 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：23 mm
Base Number Matches：1

CY39100Z484B-200BBC 数据手册

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Delta39K™ ISR™  
CPLD Family  
PRELIMINARY  
CPLDs at FPGA Densities™  
• Multiple I/O standards supported  
Features  
—LVCMOS (3.3/3.0/2.5/1.8V), LVTTL, 3.3V PCI, SSTL2  
• High density  
(I-II), SSTL3 (I-II), HSTL (I-IV), and GTL+  
— 30K to 350K usable gates  
— 512 to 5376 macrocells  
— 136 to 520 maximum I/O pins  
• Compatible with NOBL™, ZBT™, and QDR™ SRAMs  
• Programmable slew rate control on each I/O pin  
• User-Programmable Bus Hold capability on each I/O  
pin  
• Fully PCI compliant (to 66 MHz 64-bit PCI spec rev2.2)  
• CompactPCI hot swap ready  
— 12 Dedicated Inputs including 4 clock pins, 4 global  
I/O control signal pins and 4 JTAG interface pins for  
boundary scan & reconfigurability  
• Embedded Memory  
• Multiple package/pinout offering across all densities  
—208 to 676 pins in PQFP, BGA and FBGA packages  
—Same pinout for 3.3V/2.5V and 1.8V devices  
—Simplifies design migration across density  
—Self-Boot™ solution in BGA and FBGA packages  
• In-System Reprogrammable™ (ISR™)  
— 80K to 840K bits embedded SRAM  
• 64K to 672K bits of (single port) Cluster memory  
• 16K to 168K bits of (dual port) Channel memory  
• High speed – 233-MHz in-system operation  
• AnyVolt™ interface  
— 3.3V, 2.5V, and 1.8V VCC versions available  
—JTAG-compliant on-board programming  
— 3.3V, 2.5V, and 1.8V I/O capability on all versions  
• Low Power Operation  
—Design changes don’t cause pinout changes  
• IEEE1149.1 JTAG boundary scan  
— 0.18-µm 6-layer metal SRAM-based logic process  
— Full-CMOS implementation of product term array  
Development Software  
— Standby current as low as 200 µA at 1.8V VCC  
• Simple timing model  
• Warp®  
—IEEE 1076/1164 VHDL or IEEE 1364 Verilog context  
— Nopenaltyfor usingfull16product terms /macrocell  
— No delay for single product term steering or sharing  
• Flexible clocking  
sensitive editing.  
—Active-HDL FSM graphical finite state machine editor  
—Active-HDL SIM post-synthesis timing simulator  
—Architecture Explorer for detailed design analysis  
—Static Timing Analyzer for critical path analysis  
— 4 synchronous clocks per device  
— 1 spread-aware PLL drives all 4 clock networks  
— Locally generated Product Term clock  
— Clock polarity control at each register  
—Available on Windows 95™, Windows 98™ &  
Windows NT™ for $99  
• Carry-chain logic for fast and efficient arithmetic oper-  
ations  
—Supports all Cypress programmable logic products  
Delta39K™ ISR CPLD Family Members  
[2]  
Standby ICC  
Cluster Channel  
memory memory Maximum  
fMAX2 Speed-tPD  
Pin-to-Pin  
TA=25°C  
Typical  
Gates[1]  
Device  
39K30  
Macrocells  
512  
(Kbits)  
(Kbits)  
I/O Pins  
(MHz)  
233  
233  
222  
181  
181  
167  
154  
(ns)  
7.2  
7.2  
7.5  
8.5  
8.5  
8.5  
9.0  
3.3/2.5V  
1.8V  
16K–48K  
23K–72K  
64  
16  
176  
10 mA  
10 mA  
10 mA  
10 mA  
10 mA  
10 mA  
10 mA  
200 µA  
300 µA  
600 µA  
1250 µA  
1250 µA  
1500 µA  
2100 µA  
39K50  
768  
96  
24  
218  
39K100  
39K165  
39K200  
39K250  
39K350  
46K–144K  
77K–241K  
92K–288K  
115K–361K  
161K–505K  
1536  
192  
320  
384  
480  
672  
48  
302  
2560  
80  
386  
3072  
96  
428  
3840  
120  
168  
470  
5376  
520  
Note:  
1. Upper limit of typical gates is calculated by assuming only 10% of the channel memory is used.  
2. Standby ICC values are with PLL not utilized, no output load and stable inputs  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-03039 Rev. *A  
Revised July 5, 2001  
1234567...56

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