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CY29352

更新时间： 2024-02-18 04:40:47
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
8页 102K
描述
2.5V or 3.3V, 200-MHz, 11-Output Zero Delay Buffer

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CY29352 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：TQFP-32针数：32
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.31.00.01风险等级：5.79
系列：29352输入调节：STANDARD
JESD-30 代码：S-PQFP-G32JESD-609代码：e3
长度：7 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
最大I（ol）：0.024 A湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：32实输出次数：11
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP32,.35SQ,32
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
峰值回流温度（摄氏度）：260电源：2.5/3.3 V
Prop。Delay @ Nom-Sup：0.2 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.125 ns座面最大高度：1.6 mm
子类别：Clock Drivers最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：7 mm
最小 fmax：100 MHzBase Number Matches：1

CY29352 数据手册

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CY29352  
2.5V or 3.3V, 200-MHz, 11-Output  
Zero Delay Buffer  
Features  
Description  
• Output frequency range: 16.67 MHz to 200 MHz  
• Input frequency range: 16.67 MHz to 200 MHz  
• 2.5V or 3.3V operation  
The CY29352 is a low voltage high performance 200-MHz  
PLL-based zero delay buffer designed for high speed clock  
distribution applications.  
The CY29352 features an LVCMOS reference clock input and  
provides 11 outputs partitioned in 3 banks of 5, 4, and 2  
outputs. Bank A divides the VCO output by 4 or 6 while Bank  
B divides by 4 and 2 and Bank C divides by 2 and 4 per  
SEL(A:C) settings, see Function Table. These dividers allow  
output to input ratios of 3:1, 2:1, 3:2, 1:1, 2:3, 1:2, and 1:3.  
Each LVCMOS compatible output can drive 50Ω series or  
parallel terminated transmission lines. For series terminated  
transmission lines, each output can drive one or two traces  
giving the device an effective fanout of 1:22.  
• Split 2.5V/3.3V outputs  
• ±2% max Output duty cycle variation  
• 11 Clock outputs: Drive up to 22 clock lines  
• LVCMOS reference clock input  
• 125-ps max output-output skew  
• PLL bypass mode  
• Spread Aware  
• Output enable/disable  
• Pin compatible with MPC9352 and MPC952  
• Industrial temperature range: –40°C to +85°C  
• 32-Pin 1.0mm TQFP package  
The PLL is ensured stable given that the VCO is configured to  
run between 200 MHz to 500 MHz. This allows a wide range  
of output frequencies from 16.67 MHz to 200 MHz. For normal  
operation, the external feedback input, FB_IN, is connected to  
one of the outputs. The internal VCO is running at multiples of  
the input reference clock set by the feedback divider, see  
Table 1.  
When PLL_EN# is HIGH, PLL is bypassed and the reference  
clock directly feeds the output dividers. This mode is fully static  
and the minimum input clock frequency specification does not  
apply.  
Block Diagram  
PLL_EN#  
Pin Configuration  
REFCLK  
QA0  
Phase  
Detector  
VCO  
200-500MHz  
÷4 /  
÷6  
÷2  
QA1  
QA2  
QA3  
QA4  
FB_IN  
LPF  
VCO_SEL  
SELC  
1
2
3
4
5
6
7
8
24  
23  
22  
21  
20  
19  
18  
17  
VSS  
QB1  
QB0  
VDDQB  
VDDQA  
QA4  
QA3  
VSS  
VCO_SEL  
SELA  
SELB  
SELA  
MR/OE#  
REFCLK  
AVSS  
CY29352  
÷4 /  
÷2  
QB0  
QB1  
FB_IN  
SELB  
QB2  
QB3  
QC0  
QC1  
÷2 /  
÷4  
SELC  
MR/OE#  
Cypress Semiconductor Corporation  
Document #: 38-07476 Rev. **  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised March 19, 2003  
12345678

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